專(zhuān)利名稱(chēng)：電容測(cè)量電路與方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電容測(cè)量電路與方法，特別涉及一種利用一CMOS元件來(lái)測(cè)量電容的電容測(cè)量電路與方法。
背景技術(shù)：
隨著半導(dǎo)體元件的集成度(integration)的提高，對(duì)準(zhǔn)確測(cè)量?jī)?nèi)連延遲(interconnect delay)的特性的需求已經(jīng)顯得日益重要，因?yàn)?，事?shí)證明，目前的半導(dǎo)體元件中每一金屬層的電路已經(jīng)非常的密集而且有許多的線路分布。
在已知的內(nèi)連電容技術(shù)領(lǐng)域中，通常是利用參考電容、復(fù)雜的測(cè)試結(jié)構(gòu)設(shè)計(jì)、或是復(fù)雜的測(cè)量步驟來(lái)求得內(nèi)連電容，但是其只能夠測(cè)量出微微法拉(pico-farad，pF)的電容。
為了測(cè)量更微小的電容，例如毫微微法拉(femto-farad，fF)的電容，科學(xué)家提供了一種新的測(cè)量方法，稱(chēng)為CBCM(Charge-Based CapacitanceMeasurement)，利用CBCM來(lái)測(cè)量寄生內(nèi)連接電容值可以達(dá)到0.01fF的解析度。
請(qǐng)參照?qǐng)D1所示，CBCM測(cè)試的結(jié)構(gòu)包括二NMOS晶體管以及二PMOS晶體管，其中一NMOS晶體管與一PMOS晶體管電連接，另一NMOS晶體管與另一PMOS晶體管電連接，而待測(cè)電容C則電連接至其中一組NMOS晶體管與PMOS晶體管之間，然后測(cè)量出分別流過(guò)二組NMOS晶體管與PMOS晶體管的二電流，并利用二電流的差可以反推得到待測(cè)電容C的電容值。有關(guān)CBCM測(cè)試結(jié)構(gòu)的詳細(xì)說(shuō)明可以參考Proc.IEEE 1997 Int.Conference on MicroelectronicTest Structures，1997年3月發(fā)行的第10期中所刊載的“An On-Chip，Interconnect Capacitance Characterization Method with Sub-Femto-Farad Resolution”一文，本領(lǐng)域的技術(shù)人員應(yīng)該對(duì)CBCM的技術(shù)有相當(dāng)?shù)牧私?，故此不再闡述。
本領(lǐng)域的技術(shù)人員都知道，CBCM是在假設(shè)二組PMOS元件與NMOS元件具有相同寄生電容值的情況下，利用二組PMOS元件與NMOS元件來(lái)測(cè)量待測(cè)電容C，但是，實(shí)際上二組PMOS元件與NMOS元件的寄生電容值可能有差異，因此利用上述CBCM測(cè)試結(jié)構(gòu)來(lái)測(cè)量電容的結(jié)果會(huì)有誤差。
綜上所述，如何提供一種能夠測(cè)量微小電容并減少誤差的電容測(cè)量電路與方法，是目前一個(gè)重要的課題。

發(fā)明內(nèi)容
針對(duì)上述問(wèn)題，本發(fā)明的目的是提供一種能夠減少測(cè)量一微小電容的誤差的電容測(cè)量電路與方法。
本發(fā)明的特征為只利用一PMOS元件與一NMOS元件來(lái)測(cè)量微小電容，并達(dá)到毫微微法拉(fF)的解析度。
為達(dá)到上述的目的，根據(jù)本發(fā)明的電容測(cè)量電路包括一PMOS元件、一NMOS元件、一第一端子以及一第二端子，以便用來(lái)測(cè)量一電容元件的電容值。在本發(fā)明中，PMOS元件的源極與柵極分別電連接至一第一電壓源與一第二電壓源，PMOS元件的漏極則與NMOS元件的漏極電連接，NMOS元件的柵極與源極分別電連接至一第三電壓源與一接地端，而第一端子的一端電連接至PMOS元件的漏極與NMOS元件的漏極間，其另一端電連接至電容元件的一側(cè)，第二端子的一端電連接至電容元件的另一側(cè)，其另一端電連接至一第四電壓源。
在本發(fā)明中，第一電壓源提供具有恒定電壓值的電壓，第二電壓源與第三電壓源所提供的電壓具有相同的一電壓脈沖周期；并且，當(dāng)?shù)谒碾妷涸吹碾妷褐稻S持與第一端子的電壓值相同時(shí)，進(jìn)行PMOS元件的源極與接地端之間電流的測(cè)量，另外，當(dāng)?shù)谒碾妷涸吹碾妷褐岛銥榱銜r(shí)，進(jìn)行PMOS元件的源極與接地端之間電流的測(cè)量，根據(jù)二次測(cè)量取得的二電流值求得電容元件的電容值。
本發(fā)明亦提供一種電容測(cè)量方法，其利用上述的電容測(cè)量電路來(lái)測(cè)量電容元件的電容值，電容測(cè)量方法的流程包含輸入第一電壓源至PMOS元件的源極、輸入第二電壓源至PMOS元件的柵極、輸入第三電壓源至NMOS元件的柵極、輸入第四電壓源至第二端子以及測(cè)量PMOS元件的源極與接地端之間的電流值。
在本發(fā)明中，當(dāng)?shù)谒碾妷涸吹碾妷壕S持與第一端子的電壓相同時(shí)，測(cè)量PMOS元件的源極與接地端之間的電流值為一第一電流值；當(dāng)將第四電壓源的電壓設(shè)為零時(shí)，測(cè)量PMOS元件的源極與接地端之間的電流值為一第二電流值。根據(jù)本發(fā)明的電容測(cè)量方法的操作，則當(dāng)PMOS元件為導(dǎo)通時(shí)，NMOS元件為不導(dǎo)通，當(dāng)NMOS元件為導(dǎo)通時(shí)，PMOS元件為不導(dǎo)通。
如上所述，根據(jù)第一電流值、第二電流值、電壓值以及電壓脈沖周期，可以利用式(1)計(jì)算求得電容元件的電容值。式(1)如下所述 由于本發(fā)明的電容測(cè)量電路與方法只利用一PMOS元件與一NMOS元件來(lái)測(cè)量微小電容，所以沒(méi)有寄生電容不同的問(wèn)題，因此不會(huì)產(chǎn)生已知CBCM測(cè)試結(jié)構(gòu)發(fā)生的誤差。


圖1為一CBCM測(cè)試結(jié)構(gòu)的電路圖。
圖2為一根據(jù)本發(fā)明較佳實(shí)施例的電容測(cè)量電路的電路圖。
圖3為一曲線圖，示出了根據(jù)本發(fā)明較佳實(shí)施例的電容測(cè)量電路中施加于各電壓源的電壓變化。
圖4為一流程圖，示出了根據(jù)本發(fā)明較佳實(shí)施例的電容測(cè)量方法。
具體實(shí)施例方式
以下將參照

根據(jù)本發(fā)明較佳實(shí)施例的電容測(cè)量電路與方法，其中相同的元件將以相同的標(biāo)號(hào)加以說(shuō)明。
請(qǐng)參照?qǐng)D2所示，根據(jù)本發(fā)明較佳實(shí)施例的電容測(cè)量電路2包含一PMOS元件21、一NMOS元件22、一第一端子23以及一第二端子24，以應(yīng)用于測(cè)量一電容元件201的電容值。
PMOS元件21的源極與柵極分別電連接至一第一電壓源Vdd與一第二電壓源Vp，PMOS元件21的漏極與NMOS元件22的漏極電連接，NMOS元件22的柵極與源極分別電連接至一第三電壓源Vn與一接地端Gnd，第一端子23的一端電連接至PMOS元件21的漏極與NMOS元件22的漏極間，第一端子23的另一端與第二端子24的一端分別電連接至電容元件201的二側(cè)，第二端子24的另一端電連接至一金屬墊241，以便一第四電壓源Vt能夠從金屬墊241輸入。
在本實(shí)施例中，前述的所有元件可以是形成于一半導(dǎo)體芯片中的集成電路的部分，其中，第一端子23與第二端子24可以是金屬線，PMOS元件21與NMOS元件22可以分別是PMOS場(chǎng)效應(yīng)晶體管(PMOSFET)與NMOS場(chǎng)效應(yīng)晶體管(NMOSFET)。而PMOS元件21、NMOS元件22、第一端子23以及第二端子24可以分別形成于半導(dǎo)體芯片中，且電容元件201可以是半導(dǎo)體芯片中任意二電離的金屬元件。
在本實(shí)施例中，第一電壓源Vdd為一恒定電壓，例如，5伏特或是12伏特的電壓。第二電壓源Vp與第三電壓源Vn具有相同的一電壓脈沖周期F，例如，如圖3所示，第二電壓源Vp與第三電壓源Vn的電壓脈沖周期F可以分為五階段，其中，第二電壓源Vp于第一階段與第五階段時(shí)為低電平，而于第二階段、第三階段與第四階段時(shí)為高電平，第三電壓源Vn于第三階段時(shí)為高電平，而于第一階段、第二階段、第四階段與第五階段時(shí)為低電平。如上所述，在本實(shí)施例中，第二電壓源Vp與第三電壓源Vn的高電平等于第一電壓源Vdd，而其低電平為零。
如圖3所示，第四電壓源Vt的電壓脈沖周期F與第二電壓源Vp以及第三電壓源Vn相同，而第四電壓源Vt于第一階段與第五階段時(shí)為高電平，于第三階段時(shí)為低電平。
最重要的是，于第二階段與第四階段時(shí)，第四電壓源Vt根據(jù)第一端子23的電壓，分別由高電平變成低電平以及由低電平變?yōu)楦唠娖揭员３峙c第一端子23的電壓相同。如上所述，由于第四電壓源Vt與第一端子23的電壓維持相同，所以，電容元件201的電容值為零。
另外，與圖3所示不同，將第四電壓源Vt設(shè)定維持在低電平，即電壓為零，則電容元件201二端的電壓差即等于第一端子23的電壓值。
為使本發(fā)明的內(nèi)容更容易理解，以下將舉一實(shí)例，以說(shuō)明根據(jù)本發(fā)明較佳實(shí)施例的電容測(cè)量方法的流程。
請(qǐng)參照?qǐng)D3所示，根據(jù)本發(fā)明較佳實(shí)施例的電容測(cè)量方法3是利用電容測(cè)量電路2來(lái)測(cè)量電容元件201的電容值，在本方法中，步驟301輸入第一電壓源Vdd至PMOS元件21的源極，其中，第一電壓源Vdd的電壓為恒定的一電壓值，例如，5伏特或是12伏特。
步驟302輸入第二電壓源Vp至PMOS元件21的柵極，其中，第二電壓源Vp的電壓脈沖周期F如圖3所示，換言之，在步驟302中，先于第一階段輸入低電平至第二電壓源Vp，然后于第二階段、第三階段與第四階段輸入高電平至第二電壓源Vp，最后于第五階段輸入低電平至第二電壓源Vp，并重復(fù)根據(jù)序執(zhí)行第一階段至第五階段。上述的低電平可以是0伏特，而高電平則與第一電壓源Vdd的電壓相等。
步驟303輸入第三電壓源Vn至NMOS元件22的柵極，其中，第三電壓源Vn的電壓脈沖周期F如圖3所示，換言之，在步驟303中，先于第一階段與第二階段輸入低電平至第三電壓源Vn，然后于第三階段輸入高電平至第三電壓源Vn，最后于第四階段與第五階段輸入低電平至第三電壓源Vn，并重復(fù)根據(jù)序執(zhí)行第一階段至第五階段。上述的低電平可以是0伏特，而高電平則與第一電壓源Vdd的電壓相等。
如上所述，根據(jù)圖3所示的電壓脈沖，當(dāng)PMOS元件21為導(dǎo)通時(shí)，NMOS元件22為不導(dǎo)通，而當(dāng)NMOS元件22為導(dǎo)通時(shí)，PMOS元件21為不導(dǎo)通，因此，在步驟302與步驟303中，PMOS元件21的源極與接地端Gnd之間形成一寄生電容。
步驟304輸入第四電壓源Vt至第二端子24。在本實(shí)施例中，當(dāng)?shù)谒碾妷涸碫t的電壓值維持與第一端子23的電壓值相同時(shí)，測(cè)量PMOS元件21的源極與接地端Gnd之間的電流為一第一電流值，為維持第四電壓源Vt的電壓值與第一端子23的電壓值相同，第四電壓源Vt的電壓變化如圖3所示；當(dāng)?shù)谒碾妷涸碫t的電壓值恒為零時(shí)，測(cè)量PMOS元件21的源極與接地端Gnd之間的電流為一第二電流值。
如上所述，第一電流值是流經(jīng)PMOS元件21的源極與接地端Gnd間形成的寄生電容的電流；而第二電流值是流經(jīng)PMOS元件21的源極與接地端Gnd間形成的寄生電容與電容元件201的并聯(lián)電容的電流。
步驟305根據(jù)第一電流值、第二電流值、第一電壓源Vdd以及電壓脈沖周期F計(jì)算電容元件201的電容值。在本實(shí)施例中，將第一電流值、第二電流值、第一電壓源Vdd以及電壓脈沖周期F代入式(1)可以求得電容元件201的電容值。
另外，在本實(shí)施例中，當(dāng)測(cè)量第一電流值與第二電流值時(shí)，可以利用測(cè)量多個(gè)電壓脈沖周期F，然后，取得第一電流值的平均值與第二電流值的平均值以進(jìn)行電容的計(jì)算，以減少電容測(cè)量的誤差，增加電容測(cè)量的精準(zhǔn)度。
本領(lǐng)域的技術(shù)人員均可對(duì)上述根據(jù)本發(fā)明的實(shí)施例進(jìn)行等效的修改，而不脫離其精神與范疇。因此，以上所述僅為舉例，而非限制。任何不脫離其精神與范疇而對(duì)其進(jìn)行的等效修改或變更，均應(yīng)包括于后述的權(quán)利要求中。
權(quán)利要求
1.一種電容測(cè)量電路，用于測(cè)量一電容元件的電容值，該電容測(cè)量電路包含一PMOS元件；一NMOS元件，該NMOS元件的漏極電連接至該P(yáng)MOS元件的漏極；一第一端子，其一端電連接至該P(yáng)MOS元件的漏極與該NMOS元件的漏極間，其另一端電連接至該電容元件的一側(cè)；以及一第二端子，其一端電連接至該電容元件的另一側(cè)。
2.如權(quán)利要求1所述的電容測(cè)量電路，其中該第一端子與該第二端子是金屬線，該P(yáng)MOS元件、該NMOS元件、該第一端子以及該第二端子形成于一半導(dǎo)體芯片中，且該電容元件是于該半導(dǎo)體芯片中電離的任意二金屬元件。
3.如權(quán)利要求1所述的電容測(cè)量電路，其中該P(yáng)MOS元件的源極電連接至一第一電壓源，該P(yáng)MOS元件的柵極電連接至一第二電壓源，該NMOS元件的柵極電連接至一第三電壓源，該NMOS元件的源極電連接至一接地端，該第二端子的另一端電連接至一第四電壓源。
4.如權(quán)利要求3所述的電容測(cè)量電路，其中該第四電壓源的電壓值維持與該P(yáng)MOS元件的漏極與該NMOS元件的漏極間的電壓值相同。
5.如權(quán)利要求3所述的電容測(cè)量電路，其中該第四電壓源的電壓值恒為零。
6.如權(quán)利要求3所述的電容測(cè)量電路，其中該第一電壓源的電壓為恒定的一電壓值。
7.如權(quán)利要求3所述的電容測(cè)量電路，其中該第二電壓源與該第三電壓源具有相同的一電壓脈沖周期。
8.一種電容測(cè)量方法，利用一電容測(cè)量電路來(lái)測(cè)量一電容元件的電容值，該電容測(cè)量電路包含一PMOS元件、一NMOS元件、一第一端子以及一第二端子，該P(yáng)MOS元件的漏極電連接至該NMOS元件的漏極，該第一端子的一端電連接至該P(yáng)MOS元件的漏極與該NMOS元件的漏極間，該第一端子的另一端電連接至該電容元件的一側(cè)，該第二端子電連接至該電容元件的另一側(cè)，該NMOS元件的源極電連接至一接地端，該電容測(cè)量方法包含輸入一第一電壓源至該P(yáng)MOS元件的源極，該第一電壓源的電壓為恒定的一電壓值；輸入一第二電壓源至該P(yáng)MOS元件的柵極；輸入一第三電壓源至該NMOS元件的柵極，該第二電壓源與該第三電壓源具有相同的一電壓脈沖周期；輸入一第四電壓源至該第二端子；當(dāng)該第四電壓源的電壓值維持與該P(yáng)MOS元件的漏極與該NMOS元件的漏極間的電壓值相同時(shí)，測(cè)量該P(yáng)MOS元件的源極與該接地端之間的電流為一第一電流值；當(dāng)該第四電壓源的電壓值恒為零時(shí)，測(cè)量該P(yáng)MOS元件的源極與該接地端之間的電流為一第二電流值；以及根據(jù)該第一電流值、該第二電流值、該電壓值以及該電壓脈沖周期計(jì)算該電容元件的電容值。
9.如權(quán)利要求8所述的電容測(cè)量方法，其中當(dāng)該P(yáng)MOS元件為導(dǎo)通時(shí)，該NMOS元件為不導(dǎo)通。
10.如權(quán)利要求8所述的電容測(cè)量方法，其中當(dāng)該NMOS元件為導(dǎo)通時(shí)，該P(yáng)MOS元件為不導(dǎo)通。
全文摘要
本發(fā)明提供一種電容測(cè)量電路，其包括一PMOS元件、一NMOS元件、一第一端子以及一第二端子，以便測(cè)量一電容元件的電容值。在本發(fā)明中，PMOS元件的漏極與NMOS元件的漏極電連接，第一端子的一端電連接至PMOS元件的漏極與NMOS元件的漏極間，而第一端子的另一端電連接至電容元件的一側(cè)，第二端子的一端則電連接至電容元件的另一側(cè)。本發(fā)明亦提供一種利用以上述電容測(cè)量電路來(lái)測(cè)量電容的方法。
文檔編號(hào)G01R27/26GK1425924SQ01143629
公開(kāi)日2003年6月25日 申請(qǐng)日期2001年12月14日 優(yōu)先權(quán)日2001年12月14日
發(fā)明者謝宗軒, 張耀文, 盧道政 申請(qǐng)人:旺宏電子股份有限公司