專利名稱：靜電放電保護電路的制作方法
技術領域：
本發(fā)明相關于一種靜電放電保護電路，特別指一種包含PS(Positive toVSS)、NS(Negative to VSS)、PD(Positive to VDD)、ND(Negative to VDD)及DS(VDD to VSS)等五種測試模式的靜電放電保護電路。
背景技術：
近年來，集成電路制造工藝技術的改進，使得如互補式金屬氧化物半導體場效應(CMOS)晶體管等所構成的集成電路(integrated circuit，IC)的尺寸可從次微米(submicron)進一步地被縮小至深次微米(deep-submicro)，以降低制造成本及增進運算效能。然而，集成電路對于靜電放電(electrostaticdischarge，ESD)的防護能力會隨著尺寸的縮小而減弱。舉例來說，當一輸出緩沖級(output buffer)元件的溝道寬度(channel width)被設定為300微米，2微米傳統(tǒng)集成電路制造工藝所制造的NMOS元件可承受高達3,000伏特的靜電電壓，然而1微米LDD(lightly-doped drain)制造工藝所制造的集成電路卻僅能承受2,000伏特的靜電電壓。此外，由于集成電路所處的環(huán)境中的靜電并不會因集成電路的尺寸縮小而有任何的改變，因此，與大尺寸集成電路相比較，小尺寸(先進制造工藝)集成電路更易受到靜電放電的影響而損壞，因此，用來保護集成電路免受靜電放電損害的靜電放電保護電路(ESDprotection circuit)也就隨著集成電路制造工藝的進步而變得更加重要了。
一般而言，靜電放電大略可分為人體放電模式(human-body model，HBM)、機器放電模式(machine model，MM)、元件充電模式(charged-device model，CDM)、及電場感應模式(field-induced model，F(xiàn)IM)等四種模式。以人體放電模式為例，人體會因走動而產(chǎn)生靜電，當累積了一定數(shù)量靜電的人體接觸到集成電路時，人體上所累積的靜電便會經(jīng)由集成電路的接腳(pin)流入集成電路內(nèi)，再經(jīng)由集成電路的放電而流至接地點(ground)。上述的靜電放電過程可于一短時間(數(shù)百毫微秒，nano-second)內(nèi)產(chǎn)生足以燒毀集成電路的數(shù)安培瞬間放電電流。
請參閱圖1，圖1為公知一人體放電模式10及用來保護一集成電路芯片16免受人體所產(chǎn)生的靜電放電損害的靜電放電保護電路15的等效電路圖。靜電放電保護電路15包含一等效電阻17及一等效電容19(等效電容19假設具有1CESD的電容值)。人體因走動而產(chǎn)生的靜電會累積至一等效電容(100pF)12，而當人體接觸到集成電路芯片16時(等效上，一開關18由指向端點A轉而指向端點B)，累積于人體上的靜電會依序經(jīng)由一等效電阻14(1.5KΩ)、靜電放電保護電路15中的等效電阻17及等效電容19后，流至接地點，而不會直接流至集成電路芯片16，以保護集成電路芯片16免受因靜電放電所形成的靜電放電電流的毀損。
一般而言，測試集成電路對于靜電放電的承受能力計有PS、NS、PD、ND及DS等五種測試模式。請參閱圖2，圖2為公知PS測試模式測試圖1中所顯示的集成電路芯片16的示意圖。集成電路芯片16的VSS接腳24接地，集成電路芯片16的待測接腳，如圖2中所顯示的接腳22，連接至一正測試電壓20，而集成電路芯片16中包含VDD接腳26的其余接腳皆浮接著。
在PS測試模式中，正測試電壓20施加(zap)一預定正電壓至待測接腳22數(shù)次(通常為三次)，以測試待測接腳22是否已因正測試電壓20(靜電放電)所施加的預定正電壓而損毀。若待測接腳22仍完好如初，則正測試電壓20調升該預定正電壓，并再次地施加該調升過的預定正電壓于待測接腳22三次。如此反復進行，直到待測接腳22因正測試電壓20所施加的預定正電壓而毀損為止，此時的預定正電壓為一靜電放電毀損閾值電壓(ESD failurethreshold)。而判斷集成電路芯片16的待測接腳22是否已因靜電放電而毀損計有絕對漏電流法、相對I-V漂移法、及功能觀測法等三種方法。
前已述及，測試集成電路對于靜電放電的承受能力計有PS、NS、PD、ND及DS等五種測試模式，而圖2僅顯示在PS測試模式下，待測接腳22的靜電放電毀損閾值電壓(亦即靜電放電承受能力)。然而，相同的待測接腳22在不同的測試模式下，會有不同的靜電放電毀損閾值電壓。此外，于同一測試模式下，集成電路芯片16中所包含的任二接腳的靜電放電毀損閾值電壓也不盡相同。由于集成電路芯片16中任一接腳的毀損皆可造成集成電路芯片16的功能喪失，因此，在所有測試模式下，集成電路芯片16中所有接腳的靜電放電毀損閾值電壓中的最小者才別具意義，該最小靜電放電毀損閾值電壓也才是集成電路芯片16的靜電放電毀損閾值電壓。
由于不確定集成電路芯片16于何種測試模式下，各接腳的靜電放電毀損閾值電壓才是該最小靜電放電毀損閾值電壓，因此，用以保護集成電路芯片16免受超過該最小靜電放電毀損閾值電壓損害的靜電放電保護電路30必需能為集成電路芯片16的所有接腳防護上述五種不同測試模式下的靜電放電。請參閱圖3，圖3為圖2所顯示的集成電路芯片16的示意圖。如前所述，集成電路芯片16中每一接腳皆必需包含五種靜電放電保護模式，以可同時作為一輸入焊點(pad)22及一輸出焊點28為例，集成電路芯片16包含一連接于接腳22的內(nèi)部電路30、及五組分別于PS、NS、PD、ND及DS測試模式中用來保護內(nèi)部電路30的靜電放電保護電路32、34、36、38及40。靜電放電保護電路32至40僅作用于靜電放電發(fā)生于集成電路芯片16時，換句話說，當集成電路芯片16未遭遇任何靜電放電而正常工作時，靜電放電保電電路32至40不動作的。
集成電路芯片16遇有靜電放電時的工作過程略述如下以ND測試模式為例，電流會先從一VDD接腳26流向ESD保護電路36再流向ESD保護電路26再沿著VSS接腳24流向ESD保護電路34以及輸入焊點22最后再到負測試電壓42。因此，集成電路芯片16便可免受負測試電壓42的損害。
在CMOS集成電路中，可做為靜電放電保護電路的元件不外乎電阻(Diffusion or poly resistor)、二極管(p-n junction)、金屬氧化物半導體(MOS)元件、厚氧化層元件(Field-oxide device)、寄生的雙極結型晶體管元件(Bipolar junction transistor)、以及寄生的硅可控整流器元件(SCRdevice，p-n-p-n structure)，這些元件各有不同的特性及耐靜電放電能力。
舉例來說，由于二極管于正向偏壓時的工作電壓(約0.8至1.2伏特)遠小于反向偏壓時的工作電壓(約-13至-15伏特)，換句話說，當相同大小的靜電放電電流經(jīng)一二極管時，該二極管在正向偏壓時所產(chǎn)生的熱量會遠小于在反向偏壓時所產(chǎn)生的熱量，因此，在具有相同尺寸的前提下，工作于正向偏壓時的二極管所能承受的靜電放電電壓值會遠高于工作于反向偏壓時的二極管所能承受的靜電放電電壓值，而作為靜電放電保護電路的二極管通常僅作用于正向偏壓。但也正由于一靜電放電保護電路中的二極管通常僅作用于正向偏壓，所以，該靜電放電保護電路尚需額外地附加如電阻等的其它元件。反之，由于SCR元件無論在正向偏壓抑或在反向偏壓時的工作電壓皆約為1伏特，所以，作為靜電放電保護電路的SCR元件僅需較小的面積便能承受較高的靜電放電電壓。在相同制造工藝下，SCR元件于單位面積上的耐靜電電壓能力將可高于其余元件于單位面積上的耐靜電電壓能力。
上述元件可被用來組合成各種不同的靜電放電保護電路。請參閱圖4及圖5，圖4及圖5為兩種以上述元件構成的靜電放電保護電路50及60的電路圖，靜電放電保護電路50及60皆連接于接腳22及內(nèi)部電路30之間，用以保護內(nèi)部電路30免受靜電放電的損害。圖4中所顯示的靜電放電保護電路50包含一電阻52及兩個二極管54及56，而圖5中所顯示的靜電放電保護電路60則包含兩個電阻62及64、一SCR元件66及一氧化層元件68。圖5所顯示的靜電放電保護電路50的耐靜電放電的能力優(yōu)于圖4所顯示的靜電放電保護電路40的耐靜電放電的能力。
如前所述，一靜電放電保護電路會因其內(nèi)所包含的元件的不同而有不同的耐靜電放電能力，然而，各個不同元件的改進亦可間接地增進該元件所在的靜電放電保護電路的耐靜電放電能力。以CMOS元件為例，改進CMOS元件的耐靜電放電能力可從制造工藝、元件本身及電路設計三階段著手。
就制造工藝階段而言，不論是在CMOS制造工藝中加入LDD結構、在MOS元件的擴散層(diffusion)上使用Silicided diffusion、使用Polycide以降低MOS元件的柵極上的雜散串聯(lián)電阻、或于制造工藝中同時作Silicideddiffusion及Polycide制造工藝，雖然皆可大幅地增加MOS的內(nèi)部電路的運算速度及集成度，但由這些先進制造工藝所制造出來的CMOS芯片卻更容易被靜電放電所毀損，亦即，該CMOS芯片的耐靜電放電能力非常差。而防靜電放電注入制造工藝(ESD-implant process)及金屬硅化物擴散層分隔制造工藝(silicided-diffusion blocking process)便為兩種用以改進上述缺點的制造工藝階段改進方法。防靜電放電注入制造工藝于同一CMOS制造工藝中，在漏極端多一道離子注入程序以覆蓋原有的LDD區(qū)域，而使漏極區(qū)的電流分布更加平均，增進ESD承受力。金屬硅化物擴散層分隔制造工藝可有效地控制MOS元件的漏極與柵極間的鎮(zhèn)流電阻(Ballasting Resistor)，并進而提升MOS元件的運算速度。
就元件本身階段而言，以SCR元件為例，較為著名的有低電壓觸發(fā)硅可控整流器(low-voltage triggering SCR，LVTSCR)。LVTSCR包含P+diffusion、N-well、P-substrate及N+diffusion等四層結構。由于具有相當高的結擊穿電壓(junction breakdown threshold，約30至50伏特)，所以，LVTSCR必需額外地附加一箝位電路(clamp circuit)。當因靜電放電的作用而導通時，LVTSCR所產(chǎn)生的低箝位電壓(clamping voltage)會將靜電放電電壓箝位于一低電壓位準，以保護其所欲保護的內(nèi)部電路。
就電路設計階段而言，較著名的有應用于NMOS的柵極耦合(gate-coupled)柵極接地(gate-grounded)基極驅動(substrate-triggered)技術。由于大尺寸元件大都會被布局成手指狀(finger type)，然而這些并聯(lián)在一起的手指不一定會同時導通以疏通靜電放電電流，這也就是為何元件的耐靜電放電能力不見得會隨著元件尺寸的增加而同步放大的緣故，因此，基極驅動技術便利用了基極電壓的控制(capacitance coupling effect)，均勻地導通每一手指，以增加大尺寸元件的耐靜電放電能力。而柵極接地技術將一MOS的漏極及柵極分別連接至一接腳及接地點，并通過導通該MOS內(nèi)部的寄生雙極雙載子型晶體管(BJT)，以泄放靜電放電電流；而柵極耦合則采用電容耦合方式控制柵極電位，以幫助寄生BJT的導通。前已述及，由于有五種測試集成電路對于靜電放電的承受能力的測試模式，而一個MOS至多僅能完成兩種測試模式，所以，公知靜電放電保護電路至少需要三個MOS方能完成。
一般而言，公知靜電放電保護電路有下列缺點1.靜電放電保護電路對其內(nèi)部電路造成負載效應，影響整體效能；2.靜電放電保護電路本身漏電流過大，增加功率耗損；3.靜電放電保護電路的驅動電壓過高，無法及時地泄放靜電放電電流，而達到防護作用；4.靜電放電保護電路本身所能承受的靜電放電電壓不足，降低靜電放電保護電路保護內(nèi)部電路的能力；5.靜電放電電流無法均勻地流過靜電放電保護電路，以致于，即使增大靜電放電保護電路的面積，亦無法保證能相應地提高靜電放電的防護效能；6.為達到全面性的靜電放電防護目的，靜電放電保護電路至少需要三個靜電放電保護元件，導致面積增加；7.靜電放電保護電路有時會使用額外的制造工藝來完成，例如ESDimplant(注入)，增加成本支出；以及8.目前市面上的靜電放電保護電路并不適用于寬帶射頻電路。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種靜電放電保護電路，以解決公知技術的問題。
根據(jù)本發(fā)明的權利要求，本發(fā)明揭露一種包含五種測試模式的靜電放電保護電路，其包含一半導體襯底、三設置于該半導體襯底上的第一、第二及第三P型阱，該第一P型阱上設置有一第一P+滲雜區(qū)及一第一N+滲雜區(qū)，該第一P+滲雜區(qū)及該第一N+滲雜區(qū)接地，該第二P型阱上設置有一第二P+滲雜區(qū)及一第二N+滲雜區(qū)，該第二P+滲雜區(qū)及該第二N+滲雜區(qū)連接于輸入電壓，該第三P型阱上設置有一第三N+滲雜區(qū)、一第三P+滲雜區(qū)、及一第四N+滲雜區(qū)，該第三N+滲雜區(qū)、該第三P+滲雜區(qū)及第四N+滲雜區(qū)用來輸出入信號。
在本發(fā)明的較佳實施例中，該半導體襯底為一N型半導體襯底，而該多個滲雜區(qū)上沉積有硅化物。
由于本發(fā)明的靜電放電保護電路可獨立完成所有測試模式，因此不需額外的箝位電路。此外，沉積于該多個滲雜區(qū)上的硅化物可強化該靜電放電保護電路的耐靜電放電能力。


圖1為公知一人體放電模式及一靜電放電保護電路的等效電路圖。
圖2為公知PS測試模式測試圖1中所顯示的集成電路芯片的示意圖。
圖3為圖2所顯示的集成電路芯片的示意圖。
圖4及圖5為兩種以上述元件構成的靜電放電保護電路的電路圖。
圖6為本發(fā)明的較佳實施例中一靜電放電保護電路的剖面圖。
圖7為本發(fā)明的第二實施例中一靜電放電保護電路的剖面圖。
圖8為本發(fā)明的第三實施例中一靜電放電保護電路的剖面圖。
圖9為圖6所顯示的靜電放電保護電路的布局圖。
圖10為本發(fā)明的第四實施例中應用于寬帶射頻電路的二級靜電放電保護電路的布局圖。
圖11為本發(fā)明的第五實施例中應用于寬帶射頻電路的四級靜電放電保護電路的布局圖。
圖12為本發(fā)明的第六實施例中應用于超寬帶射頻電路的四級靜電放電保護電路的布局圖。
圖13為本發(fā)明的第七實施例中應用于超寬帶射頻電路的雙路徑靜電放電保護電路的布局圖。
圖14及圖15為顯示于圖6的靜電放電保護電路100中一第一P+滲雜區(qū)的放大圖。
附圖符號說明10人體放電模式12、19、306 等效電容14、17等效電阻15、32、34、 靜電放電保護電36、38、40、 路50、60、70016集成電路芯片18開關20正測試電壓 22輸入接腳24VSS接腳26VDD接腳30內(nèi)部電路42負測試電壓52、62、64電阻54、56二極管66硅可控整流器元 68氧化層元件件100、200、靜電放電保護電 102 N型半導體襯底300、400、路500、600104 第一P型阱 106 第二P型阱108 第三P型阱 110 第一P+滲雜區(qū)112 第一N+滲雜區(qū) 114 第二P+滲雜區(qū)116 第二N+滲雜區(qū) 118 第三N+滲雜區(qū)120 第三P+滲雜區(qū) 122 第四N+滲雜區(qū)190 硅狀物 202 P型半導體襯底252 深N型阱 254 第一淺溝隔離層256 第一淺溝隔離層 302、610、靜電放電保護單612、 元304 共面波導(傳輸 402、502、第一級保護單元線) 602、702404、504、第二級保護單元 506、706、712 第三級保護單元704、710
508、604、 第四級保護單元 714第五級保護單元606、608、70828 輸出焊點具體實施方式
請參閱圖6，圖6為本發(fā)明的較佳實施例中一靜電放電保護電路100的剖面圖。靜電放電保護電路100包含一N型半導體襯底(N-substrate)102、一第一P型阱(P-well)104、一第二P型阱106、及一第三P型阱108，第一P型阱104、第二P型阱106及第三P型阱108皆設置于半導體襯底102上。第一P型阱104上設置有一第一P+滲雜區(qū)(P+region)110及一第一N+滲雜區(qū)(N+region)112，皆用來電連接于一集成電路芯片的接地接腳(GND pad)GND，第二P型阱106上設置有一第二P+滲雜區(qū)114及一第二N+滲雜區(qū)116，皆用來電連接于該集成電路芯片的電源接腳(VDD pad)VDD，而第三P型阱108上設置有一第三N+滲雜區(qū)118、一第三P+滲雜區(qū)120、及一第四N+滲雜區(qū)122，皆用來電連接于該集成電路芯片的輸入/輸出接腳(I/O pad)I/O。
等效上，靜電放電保護電路100的左半邊的N-P-N-P-N五層，亦即第一N+滲雜區(qū)112-第一P型阱104-N型半導體襯底102-第三P型阱108-第三N+滲雜區(qū)118，可視為三個串接的雙極型晶體管B1、B2及B3、或可視為兩個硅可控整流器元件SCR1(雙極型晶體管B2-B1)及SCR2(雙極型晶體管B2-B3)。因此，靜電放電保護電路100的工作機理類似于公知硅可控整流器元件的工作機理。
靜電放電保護電路100的工作過程說明如下當有正向于地的靜電電壓(PS測試模式)產(chǎn)生并達到一預定反向電壓時，N型半導體襯底102與第一P型阱104間的結會因而擊穿，因此，對應于該靜電放電的靜電放電電流便可經(jīng)由第一P型阱104內(nèi)的第一P+滲雜區(qū)110流至該集成電路芯片的接地接腳GND，以保護該內(nèi)部電路免受該靜電放電電流的損害，換句話說，相當于硅可控整流器元件SCR1在工作；相對地，當有負向于地的靜電電壓產(chǎn)生(NS測試模式)并達到該預定反向電壓時，N型半導體襯底102與第三P型阱108間的結會因而擊穿，因此，對應于該靜電放電的靜電放電電流便可經(jīng)由第三P型阱108內(nèi)的第三P+滲雜區(qū)120流至該集成電路芯片的輸入/輸出接腳I/O，換句話說，相當于硅可控整流器元件SCR2在工作。同理，靜電放電保護電路100的右半邊結構-第二N+滲雜區(qū)116-第二P型阱106-N型半導體襯底102-第三P型阱108-第四N+滲雜區(qū)122-可泄放正向于VDD(PD測試模式)及負向于VDD(ND測試模式)的靜電放電電流，不再重述。與公知雙SCR靜電放電保護電路相比較需額外包含該箝位電路，以完成DS測試模式，本發(fā)明的靜電保護電路100中的第一P型阱104、N型半導體襯底102及第二P型阱106形成另一寄生雙極型晶體管B7，可用來泄放由VDD流至GND的靜電放電電流(DS測試模式)。
為了更有效地控制靜電放電保護電路100的驅動電壓VT，靜電放電保護電路100的N型半導體襯底102中位于第一P型阱104與第三P型阱108間、及第三P型阱108與第二P型阱106間亦如公知技術般注入了一層MOS制造工藝中常用的VTImplant，因此，于第一P型阱104的第一N+滲雜區(qū)112與第三P型阱108的第三N+滲雜區(qū)118(第三P型阱108的第四N+滲雜區(qū)122與第二P型阱106的第二N+滲雜區(qū)116亦同)間所形成的假MOS(pseudo MOS)結構會因其內(nèi)的耦合電容(coupling capacitor)而略為導通，不僅如此，靜電放電的高電壓會降低第三P型阱108中第三N+滲雜區(qū)118(及第四N+滲雜區(qū)122)的勢壘(barrier)，以進一步導通該假MOS結構，略為導通的假MOS結構有助于降低靜電放電保護電路100的驅動電壓VT。
圖6所示的靜電放電保護電路100為一般的半導體制造工藝所制成，當然，本發(fā)明的靜電放電保護電路也可適用于較先進的半導體制造工藝。請參閱圖7，圖7為本發(fā)明的第二實施例中一具有三重阱結構(triple well)的靜電放電保護電路200的剖面圖。一P型半導體襯底202與一深N型阱(deepN-well)252間的反向偏壓，可降低靜電放電保護電路200內(nèi)潛在的漏電流。此外，分別位于第一P型阱104的第一P+滲雜區(qū)110及第二P型阱106的第二P+滲雜區(qū)114旁的第一及第二淺溝隔離層(shallow trench isolation，STI)254及256可限制靜電放電保護電路200內(nèi)游離電子行進的路徑，以降低該游離電子泄漏至第一及第二P型阱104及106外的可能性。靜電放電保護電路200的工作過程類似于圖6中所顯示的靜電放電保護電路100的工作過程，不再重述。
如圖1所示，等效上，公知靜電放電保護電路15可簡化為等效電阻17及等效電容19。為了能快速地泄放因靜電放電所引致的靜電放電電流，一般而言，電路15中的等效電容19必需至少具有300fF的電容值。具有如此高電容值的等效電容19不僅會使得電路15的面積增加，更糟的是，具有高電容值的等效電容19所形成的負載效應(load effect)會降低靜電放電保護電路15所欲保護的電路(如圖1中的集成電路芯片16及圖8中的負載Rload)的效能。而本發(fā)明的靜電放電保護電路可選擇性地運用微波中的分散式放大器(distributed amplifier)的概念，以解決上述的問題。
請參閱圖8，圖8為本發(fā)明的第三實施例中一靜電放電保護電路300的等效電路圖，靜電放電保護電路300利用分散式放大器的概念所形成。與圖1中所示的靜電放電保護電路15僅包含單一等效電容19及單一等效電阻17不同的是，靜電放電保護電路300包含多級(圖8中顯示四個)相互串接的靜電放電保護單元302，每一保護單元302均包含一共面波導(coplanarwave-guide，CPW)304(或一傳輸線(transmission line)304)及一等效電容306，其中共面波導(及傳輸線)304利用半導體制造工藝中的金屬層所制成，以作為每一保護單元302的導引裝置(guiding structure)，而每一保護單元302內(nèi)的等效電容306假設皆具有0.25CESD的電容值。
由于本發(fā)明的靜電放電保護電路300中所有等效電容306所共同具有的電容值(并聯(lián)電容的電容值等于個別電容的電容值和)等效上等于公知靜電放電保護電路15中的等效電容19所具有的電容值，所以，靜電放電保護電路300的面積及泄放靜電放電電流的能力等同于靜電放電保護電路15的面積及泄放靜電放電電流的能力。然而，由于對于該射頻電路而言，靜電放電保護電路300的電容值(圖8中虛線所示的保護單元302的電容值)僅及靜電放電保護電路15的電容值的四分之一，所以，靜電放電保護電路300對于該射頻電路所造成的負載效應遠小于靜電放電保護電路15對于該射頻電路所造成的負載效應。換句話說，在相同的負載效應下，靜電放電保護電路300的面積不僅可遠小于靜電放電保護電路15的面積，并且，靜電放電保護電路300泄放靜電放電電流的能力亦會遠高于靜電放電保護電路15泄放靜電放電電流的能力。
靜電放電保護電路300中利用半導體制造工藝中的金屬層所制成的共面波導304等效上可視為一電感304，在電感補償效應(inductancecompensation effect)的作用下，可做寬帶的50歐姆阻抗匹配，其等效電容306可做寬帶的ESD保護。
除了具有上述的優(yōu)點外，利用分散式放大器的概念所形成的靜電放電保護電路300另可通過改變其內(nèi)所包含的保護單元302的數(shù)量而匹配于各種具有不同頻寬的射頻電路，例如像是窄帶(narrow band)射頻電路、寬帶(broadband)射頻電路、乃至于超寬帶(ultra-broad band)射頻電路。由于運用分散式放大器的概念所形成的靜電放電保護電路的閾值頻率(corner frequency)ωc與該靜電放電保護電路中所包含的保護單元的數(shù)量n有關，亦即ωc=4n2+ω02Z02C2Z02C2,]]>因此，本發(fā)明的靜電放電保護電路可隨著其所欲保護的射頻電路的頻寬的不同而改變其內(nèi)所包含的保護單元的數(shù)量。舉例來說，若本發(fā)明的靜電放電保護電路所欲保護的射頻電路為一窄帶射頻電路，則該靜電放電保護電路可僅包含一個保護單元。一般而言，包含四個相互串接(四級)的保護單元的靜電放電保護電路便足以保護頻寬為10GHz的射頻電路了。
由于一集成電路芯片所有接腳的焊點(pad)為了降低電容的緣故皆呈八角形，所以，本發(fā)明的靜電放電保護電路于布局上亦呈現(xiàn)八角形，以盡可能地布局于該集成電路芯片中相對應接腳焊點的下方，并節(jié)省該集成電路芯片的面積。請參閱圖9，圖9為圖6所顯示的靜電放電保護電路100(圖8所顯示的靜電放電保護電路300中任一保護單元中的CESD306)的布局圖。第一及第二P型阱104及106分別置于上、下兩方，而第三P型阱108則置于中央處。在本發(fā)明的較佳實施例中，為了避免任一P型阱與其內(nèi)的N+滲雜區(qū)間的結因該P型阱內(nèi)的P+滲雜區(qū)及N+滲雜區(qū)同時接收到靜電放電電流所引致的反向偏壓而擊穿，靜電放電保護電路100中的四個N+滲雜區(qū)，亦即第一、第二、第三及第四N+滲雜區(qū)112、116、118及122，皆較第一、第二及第三P+滲雜區(qū)110、114及120的布局面積為小。
除了可節(jié)省該集成電路芯片的面積外，由于在一四角形布局的角落處所產(chǎn)生的寄生電容大于在一八角形布局的角落處所產(chǎn)生的寄生電容，因此，呈八角形的靜電放電保護電路100與公知呈四角形布局的靜電放電保護電路相比較可減少約17％的電容量，同時較為圓滑的轉角亦可降低不必要的微波效應。
圖9所顯示的靜電放電保護電路100針對窄帶射頻電路而設的，也就是說，靜電放電保護電路300僅需包含單一靜電放電保護單元302便足以應付該窄帶射頻電路對于頻寬的要求。相對地，若應用于寬帶射頻電路、乃至于超寬帶射頻電路的話，靜電放電保護電路300便需包含兩個或兩個以上相互串接的保護單元302。請參閱圖10及圖11，圖10及圖11為本發(fā)明的第四及第五實施例中應用于寬帶射頻電路的二級(包含兩個串接的保護單元302)靜電放電保護電路400及四級(包含四個串接的保護單元302)靜電放電保護電路500的布局圖。電路400包含一連接至一集成電路芯片的接腳的第一級保護單元402、及一連接至一內(nèi)部電路(該寬帶射頻電路)的第二級保護單元404。電路500包含一連接至一集成電路芯片的接腳的第一級保護單元502、一連接至一內(nèi)部電路的第四級保護單元508、及兩個分別連接于第一級及第四級保護單元502及508的第二級及第三級保護單元504及506。
圖11所顯示的靜電放電保護電路500中所包含的四級保護單元502、504、506及508呈ㄇ字型排列，當然，該等四級保護單元502、504、506及508也可布局成一直線，舉例來說，延著該集成電路芯片的邊界布局成一直線。然而，由于一集成電路芯片中的每一接腳皆需配置一相對應的靜電放電保護電路，并且兩接腳間的距離有限，因此，為了不占據(jù)過多該集成電路芯片的有限的邊長，在本發(fā)明的第五實施例中，該等四級保護單元502、504、506及508較建議采取如圖11中所顯示的ㄇ字型布局形態(tài)。除此之外，靜電放電保護電路亦可包含三級保護單元(未顯示于圖中)。
在本發(fā)明的靜電放電保護電路中，由于以傳輸線所作成的電感會產(chǎn)生一預定的延遲，因此，直接接觸于一集成電路芯片的接腳的靜電電路保護單元，例如像是圖11中的第一級保護單元502，需布局成具有較大的面積，以盡可能地防止靜電放電保護電路500的損毀。此外，為了能承受該內(nèi)部電路所不預期傳來的沖擊波，基于上述的理由，直接接觸于該內(nèi)部電路的靜電電路保護單元，例如圖11中的第四級保護單元508，亦需布局成具有較大的面積。如圖11所示，第一級及第四級保護單元502及508(均額外標示一“大”字)具有較第二級及第三級保護單元504及506(均額外標示一“中”字)為大的布局面積。
請參閱圖12，圖12為本發(fā)明的第六實施例中應用于超寬帶射頻電路的五級靜電放電保護電路600的布局圖。不同于圖11所顯示的靜電放電保護電路500中的第一級保護單元502僅可通過單一第四級保護單元508電連接至單一內(nèi)部電路，靜電放電保護電路600中的第一級保護單元602可通過三個第四級保護單元604、606及608分別連接至三個不同的內(nèi)部電路。靜電放電保護電路600所適用的接腳位于一集成電路芯片的角落。
請參閱13，圖13為本發(fā)明的第七實施例中應用于超寬帶射頻電路的雙路徑靜電放電保護電路700的布局圖。圖11所顯示的靜電放電保護電路500中的第一級保護單元502僅可經(jīng)由第二級及第三級保護單元504及506所形成的單一路徑到達第四級保護單元508，反之，靜電放電保護電路700中的第一級保護單元702分別可經(jīng)由一第二級704、一第三級706及一第四級保護單元708與一第二級710、一第三級712及第四級保護單元708所形成的雙路徑到達一第五級保護單元714。靜電放電保護電路700所適用的接腳位于一集成電路芯片邊界。
除了基于電感延遲及預防沖擊波等因素而必需采用的具有較大布局面積的保護單元外，例如像是保護單元602、604、606、608、702及714，靜電放電保護電路600及700可依據(jù)其所位于一集成電路芯片內(nèi)的位置而適應性地改變其余保護單元的布局面積，例如保護單元612及708則具有中等面積，而保護單元610及706具有較小面積。
請參閱圖14及圖15，并請同時參閱圖6及圖9，圖14及圖15為本發(fā)明的較佳實施例中靜電放電保護電路100的第一P+滲雜區(qū)110的放大圖。第一P+滲雜區(qū)110上沉積了一預定圖案(如圖14及圖15所示的長方形191、T字形193或十字形194)的多晶硅化物(poly silicon)190，用來等效上將原本平坦的第一P+滲雜區(qū)110轉變成一凹凸有致的第一P+滲雜區(qū)110。在本發(fā)明的靜電放電保護電路中，硅化物190也可沉積在其它滲雜區(qū)上，此外圖14及圖15中的預定圖案為對稱的排列，因此可以使得電流的分布較為平均，當然，該預定圖案也可以不對稱的排列。
一般而言，一靜電放電保護電路通常設置有一鎮(zhèn)流電阻(ballastingresistance)，以防止被過高的靜電放電電壓所損毀，然而，該鎮(zhèn)流電阻非常占用面積的。在本發(fā)明的較佳實施例中，等效上，可通過改變硅化物190間的距離，以調整該鎮(zhèn)流電阻。此外，硅化物190另可阻擋并有效地分散靜電放電電流iESD。最后，硅化物190可增加第一P+滲雜區(qū)110所在的第一P型阱104下方產(chǎn)生游離電子的面積，以降低驅動電壓VT，并進而增強靜電放電效能。
與公知技術相比較，本發(fā)明的靜電放電保護電路100包含三個P型阱104、106及108，其中第一P型阱104包含第一P+滲雜區(qū)110及第一N+滲雜區(qū)112，第二P型阱106包含第二P+滲雜區(qū)114及第二N+滲雜區(qū)116，而第三P型阱108則包含第三P+滲雜區(qū)120、第三N+滲雜區(qū)118及第四N+滲雜區(qū)122。本發(fā)明的靜電放電保護電路至少具有下列優(yōu)點1.分散式放大器的概念可達成寬帶匹配，降低每一個保護電路單元的電容，且因各傳輸線所造成的延遲而設計大小不同的保護電路；2.接腳導向(Pad-oriented)及晶片導向(Wafer-oriented)的設計，亦即本發(fā)明的靜電放電保護電路可隨著接腳的形狀及該接腳于一集成電路芯片內(nèi)的位置，及該集成電路芯片所需的頻寬而調整尺寸及布局方式；3.可獨立完成所有模式(ND、PD、PS、NS及DS測試模式)，不需額外的箝位電路；4.三重阱的設計可有效地降低漏電流；5.利用傳統(tǒng)的VTImplant技術，可控制位于相鄰兩P型阱間N型半導體襯底的濃度，使其于靜電放電時微導通，以降低保護電路的驅動電壓VT；6.N+滲雜區(qū)及P+滲雜區(qū)上沉積有硅化物，增加其抗靜電放電的能力；7.硅狀物可有效地增加N+滲雜區(qū)及P+滲雜區(qū)與其所在的阱間的接觸面積，更易產(chǎn)生游離電子，有助于導通寄生晶體管；8.所有用于制造本發(fā)明的靜電放電保護電路的制造工藝可為標準CMOS制造工藝，不需額外掩膜；9.直接至于焊點下方，可降低基板損耗，增加隔離(isolation)以及防止增益減少(gain degradation)；以及10.本發(fā)明靜電放電保護電路亦可用于SOI制造工藝，若能控制背柵極偏置(backgate bias)，效果更佳。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權利要求所進行的等效變化與修改，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種用于一射頻電路的靜電放電保護電路，該靜電放電保護電路包含有至少一個靜電放電保護單元，其中每一個該靜電放電保護單元均包含有一導引裝置；以及一等效電容；其中當有多個該靜電放電保護單元組成該靜電放電保護電路時，則該多個靜電放電保護單元呈串接狀。
2.如權利要求1所述的靜電放電保護電路，其中該導引裝置為一共面波導、一傳輸線或是一電感等效裝置。
3.如權利要求1所述的靜電放電保護電路，其中該靜電放電保護單元的數(shù)量與該射頻電路的頻寬相關。
4.如權利要求1所述的靜電放電保護電路，其中該靜電放電保護電路還包含有一50歐姆的匹配阻抗。
全文摘要
本發(fā)明提供一種靜電放電保護電路，其包含一半導體襯底、三設置于該半導體襯底上的第一、第二及第三P型阱，該第一P型阱上設置有一第一P
文檔編號H01L23/60GK1571155SQ20041004455
公開日2005年1月26日 申請日期2004年5月13日 優(yōu)先權日2004年5月13日
發(fā)明者鄭念祖, 何志龍, 施博議 申請人:威盛電子股份有限公司