專利名稱：集成電路裝置及電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路裝置以及電子設(shè)備。
背景技術(shù)：
作為用于驅(qū)動液晶面板等的顯示面板的集成電路裝置包括顯示驅(qū)動器(LCD驅(qū)動器)。在該種顯示驅(qū)動器中，為了降低成本要求縮小集成電路基片的大小。
但是，組裝在手機等上的顯示面板的大小幾乎是固定的。因此，采用細(xì)微的處理，單純地縮短顯示驅(qū)動器的集成電路裝置來縮小集成電路基片的大小，則導(dǎo)致安裝困難等問題。
并且，顯示面板的種類(非晶形TFT，低溫多晶硅TFT)或顯示像素數(shù)(QCIF，QVGA，VGA)為各式各樣。因此，有必要向用戶提供對應(yīng)于這樣各式各樣類型的顯示面板的機種。
并且，在變更集成電路裝置的電路塊的布局時，影響到其他電路塊，則導(dǎo)致設(shè)計的非效率化或開發(fā)期間的長期化等問題。
專利文獻(xiàn)1特開2001-222249號公報

發(fā)明內(nèi)容
鑒于上述技術(shù)問題，本發(fā)明的目的在于提供一種可以實現(xiàn)電路面積的縮小或設(shè)計的效率化的集成電路裝置以及包括該裝置的電子設(shè)備。
本發(fā)明涉及集成電路裝置，其包括第一至第N電路塊(N為2以上的整數(shù))，當(dāng)從集成電路裝置的短邊第一邊向相對的第三邊去的方向為第一方向，從集成電路裝置的長邊第二邊向相對的第四邊去的方向為第二方向時，其沿所述第一方向配置。所述第一至第N電路塊包括至少一個存儲塊，用于存儲圖像數(shù)據(jù)；以及，至少一個數(shù)據(jù)驅(qū)動塊，用于驅(qū)動數(shù)據(jù)線。所述存儲塊包括存儲單元陣列；行地址譯碼器，用于進(jìn)行所述存儲單元陣列的字線的選擇；以及，讀出放大器塊，用于向所述數(shù)據(jù)驅(qū)動塊輸出從所述存儲單元陣列讀出的圖像數(shù)據(jù)，所述行地址譯碼器以其長邊方向沿著第一方向的方式配置，所述讀出放大器塊以其長邊方向沿著第二方向的方式配置。
在本發(fā)明中，沿第一方向配置第一至第N電路塊，該第一至第N電路塊包括存儲塊和數(shù)據(jù)驅(qū)動塊。并且，存儲塊包括行地址譯碼器和讀出放大器塊，行地址譯碼器配置成其長邊方向沿第一方向，所述讀出放大器塊配置成其長邊方向沿第二方向。這樣一來，可以將來自讀出放大器塊的圖像數(shù)據(jù)輸出至沿第一方向配置的數(shù)據(jù)驅(qū)動塊。因此，可以將存儲塊和數(shù)據(jù)驅(qū)動塊不沿第二方向配置，從而可以縮小集成電路裝置的第二方向上的寬度，由此可以提供細(xì)長的集成電路裝置。并且，在改變存儲塊或數(shù)據(jù)驅(qū)動塊的構(gòu)成等時，可以將對其它電路塊的影響抑制在最小，從而實現(xiàn)了設(shè)計的效率化。
并且，在本發(fā)明中，所述存儲單元陣列包括第一存儲單元陣列和第二存儲單元陣列，可以在所述第一存儲單元陣列的所述第二方向側(cè)配置有所述行地址譯碼器，并在所述行地址譯碼器的所述第二方向側(cè)配置有所述第二存儲單元陣列。
這樣一來，可以減少第一、第二存儲單元陣列的各自的字線的寄生容量，可以抑制字線上的信號延遲或電力消耗的增加。
并且，在本發(fā)明中，當(dāng)進(jìn)行來自主機側(cè)的存取時，可以使所述行地址譯碼器進(jìn)行所述第一、第二存儲單元陣列的任意一方的字線的選擇，在向所述數(shù)據(jù)驅(qū)動塊輸出圖像數(shù)據(jù)時，則進(jìn)行所述第一、第二存儲單元陣列雙方的字線選擇。
這樣一來，在進(jìn)行來自主機側(cè)的存取時，只選擇成為存取對象方的存儲單元陣列的字線，因此，可以降低字線上的信號延遲和電力消耗。
并且，在本發(fā)明中，可以沿所述第一方向鄰接配置所述存儲塊和所述數(shù)據(jù)驅(qū)動塊。
但是，不鄰接配置存儲塊和數(shù)據(jù)驅(qū)動塊的方法也是可行的。
并且，在本發(fā)明中，所述第一至第N的電路塊可以包括第一至第I存儲塊(I為大于等于2的整數(shù))和第一至第I數(shù)據(jù)驅(qū)動塊，相對所述第一至第I存儲塊的各個存儲塊，沿所述第一方向第一至第I數(shù)據(jù)驅(qū)動塊的各個數(shù)據(jù)驅(qū)動塊相鄰接地配置。
這樣一來，可以配置最適度的塊數(shù)的第一至第I存儲塊和與其相對應(yīng)的第一至第I數(shù)據(jù)驅(qū)動塊，其中，最適度的塊數(shù)是對應(yīng)于應(yīng)存儲的圖像數(shù)據(jù)的位數(shù)等的塊數(shù)。并且，可以由塊數(shù)量調(diào)整集成電路裝置的第二方向上的寬度或第一方向上的長度，特別是，可以縮小第二方向上的寬度。
并且，在本發(fā)明中，也可以是，當(dāng)將所述第一方向的相反方向作為第三方向時，在所述第一至第I存儲塊中的第J(1≤J＜I)存儲塊的所述第三方向側(cè)鄰接配置有第一至第I數(shù)據(jù)驅(qū)動塊中的第J數(shù)據(jù)驅(qū)動塊，在所述第J存儲塊的所述第一方向側(cè)鄰接配置有所述第一至第I存儲塊中的第J+1存儲塊，在所述第J+1存儲塊的所述第一方向側(cè)鄰接配置有所述第一至第I數(shù)據(jù)驅(qū)動塊中的第J+1數(shù)據(jù)驅(qū)動塊。
并且，在本發(fā)明中，在所述第J存儲塊和所述第J+1存儲塊之間共用列地址譯碼器。
這樣一來，可以實現(xiàn)電路的更加小規(guī)?；?。
并且，在本發(fā)明中，將所述第一方向的相反方向作為第三方向時，在所述第一至第I存儲塊中的第J(1≤J＜I)存儲塊的所述第三方向側(cè)鄰接配置有所述第一至第I數(shù)據(jù)驅(qū)動塊中的第J數(shù)據(jù)驅(qū)動塊，在所述第J存儲塊的所述第一方向側(cè)配置有所述第一至第I數(shù)據(jù)驅(qū)動塊中的第J+1數(shù)據(jù)驅(qū)動塊，在所述第J+1數(shù)據(jù)驅(qū)動塊的所述第一方向側(cè)鄰接配置有所述第一至第I存儲塊中的第J+1存儲塊。
這樣一來，可以使來自第一至第I的各數(shù)據(jù)驅(qū)動塊的數(shù)據(jù)信號的輸出線的節(jié)距均一化。
并且，在本發(fā)明中，在一個水平掃描期間內(nèi)可以多次從所述存儲塊向所述數(shù)據(jù)驅(qū)動塊讀出存儲在所述存儲塊中的圖像數(shù)據(jù)。
這樣一來，減少了存儲塊的第二方向上的存儲單元的數(shù)量，所以，縮小了存儲塊的第二方向上的寬度，從而，可以縮小集成電路裝置的第二方向上的寬度。
并且，在本發(fā)明中，所述數(shù)據(jù)驅(qū)動塊可以包括沿所述第一方向堆棧配置的多個數(shù)據(jù)驅(qū)動器。
這樣一來，可以合理地配置各種構(gòu)成、類型的數(shù)據(jù)驅(qū)動器。
并且，在本發(fā)明中，所述多個的數(shù)據(jù)驅(qū)動器中的第一數(shù)據(jù)驅(qū)動器鎖存在第一個水平掃描期間內(nèi)從所述存儲塊第一次讀出的圖像數(shù)據(jù)，并進(jìn)行所鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，將由D/A轉(zhuǎn)換得到的數(shù)據(jù)信號輸出至數(shù)據(jù)信號輸出線，所述多個數(shù)據(jù)驅(qū)動器中的第二數(shù)據(jù)驅(qū)動器則鎖存在所述第一水平掃描期間內(nèi)從所述存儲塊第二次讀出的圖像數(shù)據(jù)，并進(jìn)行所鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，將由D/A轉(zhuǎn)換得到的數(shù)據(jù)信號輸出至數(shù)據(jù)信號線。
這樣一來，各個第一、第二數(shù)據(jù)驅(qū)動器僅僅鎖存第一次、第二次讀出的圖像數(shù)據(jù)，并進(jìn)行D/A轉(zhuǎn)換即可。從而，可以防止由第一、第二數(shù)據(jù)驅(qū)動器的規(guī)模大小所引起的集成電路裝置的第二方向上的寬度的增大。
并且，在本發(fā)明中，所述多個數(shù)據(jù)驅(qū)動器中的第一、第二數(shù)據(jù)驅(qū)動器的各個包括第一電路區(qū)域和第二電路區(qū)域，該第一電路區(qū)域配置有利用第一電壓電平的電源動作的電路；該第二電路區(qū)域配置有利用高于所述第一電壓電平的第二電壓電平的電源動作的電路，并且，所述第一、第二數(shù)據(jù)驅(qū)動器配置成所述第一數(shù)據(jù)驅(qū)動器的第一電路區(qū)域鄰接于第一存儲塊，所述第二數(shù)據(jù)驅(qū)動器的第一電路區(qū)域鄰接于第二存儲塊。
這樣一來，可以鄰接配置利用第一電壓電平動作的第一、第二存儲塊和第一、第二數(shù)據(jù)驅(qū)動器的第一電路區(qū)域，因此，可以提高布局效率。
并且，在本發(fā)明中，在顯示面板的水平掃描方向的像素數(shù)為HPN，相當(dāng)于一個像素的圖像數(shù)據(jù)的位數(shù)為PDB，存儲塊的塊數(shù)為MBN，在一個水平掃描期間內(nèi)從存儲塊讀出的圖像數(shù)據(jù)的讀出次數(shù)為RN時，所述存儲塊的讀出放大器塊包括沿所述第二方向排列的P個讀出放大器，所述讀出放大器的個數(shù)P為，P＝(HPN×PDB)/(MBN×RN)。
這樣一來，可以設(shè)定對應(yīng)于存儲塊的塊數(shù)量MBN或圖像數(shù)據(jù)的讀出次數(shù)RN的最適度的第一至第N電路塊的第二方向上的寬度。
并且，在本發(fā)明中，所述存儲塊的讀出放大器塊中，在所述第一方向上可以堆棧配置有多個讀出放大器。
這樣一來，可以縮小來自所述存儲塊的圖像數(shù)據(jù)供給線的第二方向上的輸出節(jié)距，從而可以縮小存儲塊的第二方向上的寬度。
并且，在本發(fā)明中，在堆棧配置的第一、第二讀出放大器的所述第一方向側(cè)，沿所述第一方向排列的兩行的存儲單元列中，上行的存儲單元列的位線連接于所述第一讀出放大器，下行的存儲單元列的位線連接于所述第二讀出放大器。
這樣一來，作為存儲單元可以使用第二方向上的寬度較窄的單元，從而，可以實現(xiàn)存儲塊的高集成化。
并且，在本發(fā)明中，所述第一至第N電路塊包括用于控制所述數(shù)據(jù)驅(qū)動塊的邏輯電路塊，所述數(shù)據(jù)驅(qū)動塊包括接受來自所述存儲塊的圖像數(shù)據(jù)，并驅(qū)動所述數(shù)據(jù)線的數(shù)據(jù)驅(qū)動器和緩存來自所述邏輯電路的驅(qū)動器控制信號，并向所述數(shù)據(jù)驅(qū)動器輸出的緩沖電路，所述數(shù)據(jù)驅(qū)動塊和所述存儲塊沿所述第一方向配置，所述緩沖電路和所述數(shù)據(jù)驅(qū)動器沿所述第二方向配置，所述行地址譯碼器和所述存儲單元陣列沿所述第二方向配置，所述緩沖電路和所述行地址譯碼器沿所述第一方向配置。
這樣一來，可以有效利用行地址譯碼器的第一方向側(cè)或者其相反方向第三方向側(cè)的空白區(qū)域，配置驅(qū)動器控制信號的緩沖電路，從而，可以實現(xiàn)集成電路裝置的小面積化。并且，從邏輯電路塊向緩沖電路，經(jīng)過行地址譯碼器進(jìn)行驅(qū)動器控制信號線的配線，因此，可以提高配線效率。
并且，在本發(fā)明中，在所述緩沖電路以及所述行地址譯碼器上，進(jìn)行驅(qū)動器用全局線的配線，上述驅(qū)動器用全局線用于向所述數(shù)據(jù)驅(qū)動塊供給來自所述邏輯電路塊的所述驅(qū)動器控制信號。
這樣一來，驅(qū)動器控制信號線不用配線在存儲單元陣列上，因此，可以提高在存儲單元陣列和數(shù)據(jù)驅(qū)動器的邊界上的信號的配線效率。并且，驅(qū)動器控制信號線不用配線在數(shù)據(jù)驅(qū)動器上，因此，可以提高數(shù)據(jù)驅(qū)動器的信號線的配線效率。
并且，在本發(fā)明中，包括生成灰階電壓的灰階電壓生成電路，并且，沿所述第一方向配線有，存儲器用全局線，用于向所述存儲塊供給來自所述邏輯電路塊的至少寫數(shù)據(jù)信號；灰階用全局線，用于向所述數(shù)據(jù)驅(qū)動塊供給來自所述灰階電壓生成電路塊的灰階電壓；以及，所述驅(qū)動器用全局線。
這樣一來，可以沿第一方向相互不交叉地進(jìn)行存儲器用全局線、灰階用全局線、驅(qū)動器用全局線的配線。從而，可以在少數(shù)的配線層上高效率地進(jìn)行全局線的配線。
并且，在本發(fā)明中，在所述灰階用全局線和所述驅(qū)動器用全局線之間沿第一方向進(jìn)行所述存儲器用全局線的配線。
這樣一來，可以在靠近行地址譯碼器處進(jìn)行存儲器用全局線的配線，從而可以以短路徑向行地址譯碼器供給來自存儲器全局線的信號。
并且，在本發(fā)明中，在所述數(shù)據(jù)驅(qū)動塊的所述第二方向側(cè)，并且在所述存儲塊的所述第二方向側(cè)，配置用于電連接所述數(shù)據(jù)驅(qū)動塊的輸出線和所述數(shù)據(jù)線的數(shù)據(jù)驅(qū)動器的焊盤。
這樣一來，可以有效利用存儲塊的第二方向側(cè)的空白區(qū)域配置數(shù)據(jù)驅(qū)動器用焊盤。
并且，在本發(fā)明中，所述數(shù)據(jù)驅(qū)動塊包括多個子像素驅(qū)動單元，該子像素驅(qū)動單元各自輸出對應(yīng)于一個子像素的圖像數(shù)據(jù)的數(shù)據(jù)信號，并且，可以在所述子像素驅(qū)動單元的配置區(qū)域設(shè)置排列替換配線區(qū)，該排列替換配線區(qū)用于排列替換所述子像素驅(qū)動單元的輸出信號的引出線的排列順序。
如上述，在子像素驅(qū)動單元的配置區(qū)域設(shè)置排列替換配線區(qū)，則可以將焊盤和數(shù)據(jù)驅(qū)動塊之間的配線區(qū)上的配線層的轉(zhuǎn)換等抑制在最小限度，從而可以縮小配線區(qū)的第二方向上的寬度。
并且，在本發(fā)明中，所述數(shù)據(jù)驅(qū)動塊包括多個子像素驅(qū)動單元，該子像素驅(qū)動單元各自輸出對應(yīng)于一個子像素的圖像數(shù)據(jù)的數(shù)據(jù)信號，并且，可以橫越多個所述子像素驅(qū)動單元并沿所述第一方向配線圖像數(shù)據(jù)供給線，該圖像數(shù)據(jù)供給線用于向所述子像素驅(qū)動單元供給來自所述存儲塊的圖像數(shù)據(jù)。
這樣一來，可以利用圖像數(shù)據(jù)供給線向多個子像素驅(qū)動單元高效率地供給來自存儲塊的圖像數(shù)據(jù)。
并且，在本發(fā)明中，所述子像素驅(qū)動單元包括利用灰階電壓進(jìn)行圖像數(shù)據(jù)的D/A轉(zhuǎn)換的D/A轉(zhuǎn)換器，并且，橫越多個所述子像素驅(qū)動單元并沿第二方向進(jìn)行用于向所述D/A轉(zhuǎn)換器供給所述灰階電壓的灰階電壓供給線的配線。
這樣一來，可以通過灰階電壓供給線，高效率地供給灰階電壓，從而可以提高布局效率，其中，灰階電壓供給線配線相對沿第二方向配置的多個子像素驅(qū)動單元的D/A轉(zhuǎn)換器，沿第二方向進(jìn)行配線。并且，可以有效利用引出線的空白配線區(qū)進(jìn)行灰階電壓供給線的配線。
并且，在本發(fā)明中，還可以包括第一接口區(qū)域，該第一接口區(qū)域設(shè)置在所述第一至第N電路塊的所述第二方向側(cè)，沿所述第四邊設(shè)置；以及，第二接口區(qū)域，將所述第二方向的相反方向作為第四方向時，在所述第一至第N電路塊的所述第四方向側(cè)，沿所述第二方向設(shè)置。
并且，本發(fā)明涉及包括上述所記載的任意一種集成電路裝置和由上述集成電路裝置驅(qū)動的顯示面板的電子設(shè)備。


圖1(A)、(B)、(C)是本實施方式的比較例的說明圖。
圖2(A)、(B)是關(guān)于集成電路裝置的實際安裝的說明圖。
圖3是本實施方式的集成電路裝置的構(gòu)成例。
圖4是各種類型的顯示驅(qū)動器和內(nèi)置該顯示驅(qū)動器的電路塊的例子。
圖5(A)、(B)是本實施方式的集成電路裝置的平面布局例子。
圖6(A)、(B)是集成電路裝置的截面圖的例子。
圖7是集成電路裝置的電路構(gòu)成圖。
圖8(A)、(B)、(C)是數(shù)據(jù)驅(qū)動器、掃描驅(qū)動器的構(gòu)成例子。
圖9(A)、(B)是電源電路、灰階電壓生成電路的構(gòu)成例子。
圖10(A)、(B)、(C)是D/A轉(zhuǎn)換電路、輸出電路的構(gòu)成例子。
圖11(A)、(B)、(C)是將D1、D2方向為長邊方向配置行地址譯碼器、讀出放大器塊的各自的說明圖。
圖12(A)、(B)是比較例的說明圖。
圖13(A)、(B)是存儲塊、數(shù)據(jù)驅(qū)動塊的配置說明圖。
圖14是在一水平掃描期間內(nèi)多次讀出圖像數(shù)據(jù)的方法的說明圖。
圖15是數(shù)據(jù)驅(qū)動器、驅(qū)動單元的構(gòu)成例。
圖16(A)、(B)、(C)是存儲單元的構(gòu)成例。
圖17是橫向型單元時的存儲塊、驅(qū)動單元的配置例。
圖18是縱向型單元時的存儲塊、驅(qū)動單元的配置例。
圖19(A)、(B)是存儲塊的構(gòu)成例。
圖20(A)、(B)是MPU/LCD列地址譯碼器的構(gòu)成、動作的說明圖。
圖21(A)、(B)是存儲塊的構(gòu)成例。
圖22(A)、(B)是電子設(shè)備的構(gòu)成例。
圖23(A)、(B)是緩沖電路、行地址譯碼器的配置方法的說明圖。
圖24是全局配線方法的說明圖。
圖25是轉(zhuǎn)發(fā)塊的構(gòu)成例。
圖26是子像素驅(qū)動單元的配置例。
圖27是讀出放大器、存儲單元的配置例。
圖28是焊盤配線方法的說明圖。
圖29(A)、(B)是鋁配線層的使用狀態(tài)等的說明圖。
圖30是子像素驅(qū)動單元的構(gòu)成例。
圖31是D/A轉(zhuǎn)換器的構(gòu)成例。
圖32(A)、(B)、(C)是D/A轉(zhuǎn)換器的子譯碼器的真值表和D/A轉(zhuǎn)換器的布局的說明圖。
具體實施例方式
以下詳細(xì)說明本發(fā)明的優(yōu)選實施方式。此外，以下的實施方式的說明不是不正當(dāng)?shù)叵拗圃跈?quán)利要求范圍內(nèi)所記載的本發(fā)明的內(nèi)容，而且，并不限定在本實施方式中所說明的構(gòu)成的全部為本發(fā)明解決方法所必須的。
1.比較例圖1(A)表示作為本實施例的比較例的集成電路裝置500。圖1(A)的集成電路裝置500包括存儲塊MB(顯示數(shù)據(jù)RAM)和數(shù)據(jù)驅(qū)動塊DB。而且，存儲塊MB和數(shù)據(jù)驅(qū)動塊DB沿D2方向配置。另外，存儲塊MB、數(shù)據(jù)驅(qū)動塊DB是沿D1方向的長度與在D2方向的寬度相比為較長的超扁平的塊。
來自主機側(cè)的圖像數(shù)據(jù)被寫入存儲塊MB。然后，數(shù)據(jù)驅(qū)動塊DB把寫進(jìn)存儲塊MB的數(shù)字圖像數(shù)據(jù)變換為模擬的數(shù)據(jù)電壓，然后驅(qū)動顯示面板的數(shù)據(jù)線。這樣，在圖1(A)中圖像信號流向是D2方向。因此，在圖1(A)比較例中，根據(jù)該信號流向，存儲塊MB和數(shù)據(jù)驅(qū)動塊DB沿D2方向配置。這樣一來，輸入和輸出之間為短路徑，可以優(yōu)化信號的延遲，可以傳輸效率好的信號。
然而，對于圖1(A)的比較例，存在如下技術(shù)缺陷。
第一，就顯示驅(qū)動器等集成電路裝置而言，為了低成本化，要求縮小集成電路基片的尺寸。可是，如果采用微細(xì)加工，并通過單純縮小集成電路裝置500以縮小集成電路基片尺寸的話，不僅是短邊方向，而且連長邊方向也被縮小。所以，導(dǎo)致如圖2(A)所示的安裝困難的技術(shù)缺陷。也就是說，即使優(yōu)選輸出節(jié)距例如大于等于22μm，可是，由于如圖2(A)所示的單純縮小后的節(jié)距例如只有17μm，節(jié)距太窄，所以安裝變得困難。再者，顯示面板的玻璃框變寬，玻璃的取數(shù)減少，造成成本增加。
第二，在顯示驅(qū)動器中，根據(jù)顯示面板的種類(非晶形型TFT、低溫多晶硅TFT)、像素數(shù)(QCIF、QVGA、VGA)和產(chǎn)品的技術(shù)規(guī)格等，存儲器和數(shù)據(jù)驅(qū)動器的構(gòu)成有所變化。所以，就圖1(A)的比較例而言，即使有的產(chǎn)品如圖1(B)所示，其焊盤節(jié)距、存儲器的單元節(jié)距和數(shù)據(jù)驅(qū)動器的單元節(jié)距是一致的，只要存儲器和數(shù)據(jù)驅(qū)動器的構(gòu)成發(fā)生變化，如圖1(C)所示，它們的節(jié)距也就不一致了。而且，如圖1(C)所示，如果節(jié)距不一致，在電路塊之間，為了吸收節(jié)距的不一致，不得不形成多余的配線區(qū)。特別是，對于在D1方向塊是扁平的圖1(A)的比較例，用于吸收節(jié)距不一致的多余配線區(qū)更大。其結(jié)果是，集成電路裝置500的D2方向的寬度W增大，集成電路基片面積增加，并導(dǎo)致成本的增加。
另一方面，為了避免這類事態(tài)，為使焊盤節(jié)距和單元節(jié)距取齊而改變存儲器和數(shù)據(jù)驅(qū)動器的布局，這又導(dǎo)致開發(fā)周期延長，結(jié)果，導(dǎo)致成本增加。也就是說，對于圖1(A)的比較例，各電路塊的電路構(gòu)成和布局都進(jìn)行單獨設(shè)計，再進(jìn)行調(diào)整節(jié)距的作業(yè)，因而生成不必要的空區(qū)域，并且導(dǎo)致設(shè)計低效化等問題。
2.集成電路裝置的構(gòu)成圖3示出能夠解決上述技術(shù)缺陷的本實施例的集成電路裝置10的構(gòu)成。就本實施例而言，從集成電路裝置10的短邊即第一邊SD1朝著對面的第三邊SD3的方向作為第一方向D1，把D1的反方向作為第三方向D3。從集成電路裝置10的長邊即第二邊SD2朝著對面的第四邊SD4的方向作為第二方向D2，把D2的反方向作為第四方向D4。此外，在圖3中，雖然集成電路裝置10的左邊為第一邊SD1，右邊為第三邊SD3，但是，也可以是左邊為第三邊、右邊為第一邊。
如圖3所示，本實施例的集成電路裝置10包括沿D1方向配置的第一～第N個電路塊CB1～CBN。亦即，在圖1(A)的比較例中，電路塊沿D2方向排列，而在本實施例中，電路塊CB1～CBN沿D1方向排列。而且，各電路塊不像圖1(A)的比較例那樣呈超扁平的塊，而是比較接近方形的塊。
另外，集成電路裝置10包括在第一～第N的電路塊CB1～CBN的D2方向側(cè)沿邊SD4設(shè)置的輸出側(cè)I/F區(qū)域12(廣義為第一接口區(qū))。而在第一～第N電路塊CB1～CBN的D4方向側(cè)包括沿邊SD2設(shè)置的輸入側(cè)I/F區(qū)域14(廣義為第二接口區(qū))。更具體地說，輸出側(cè)I/F區(qū)域12(第一個I/O區(qū)域)配置在電路塊CB1～CBN的D2方向一側(cè)，而不通過例如其它電路塊。而輸入側(cè)I/F區(qū)域14(第二個I/O區(qū)域)也不通過例如其它電路塊而直接配置在電路塊CB1～CBN的D4方向一側(cè)。亦即，至少在數(shù)據(jù)驅(qū)動塊存在的部分，在D2方向只存在一個電路塊(數(shù)據(jù)驅(qū)動塊)。此外，在把集成電路裝置10作為IP(Intellectual Property知識產(chǎn)權(quán))核心來使用，并組裝于其他集成電路裝置時，也可以形成不設(shè)有I/F區(qū)域12、14中至少一個的構(gòu)成。
輸出側(cè)(顯示面板側(cè))I/F區(qū)域12是與顯示面板形成接口的區(qū)域，包括焊盤、連接于焊盤的輸出用晶體管和保護(hù)元件等各種元件。具體地說，包括向數(shù)據(jù)線輸出數(shù)據(jù)信號、向掃描線輸出掃描信號的輸出用晶體管等。此外，在顯示面板是觸摸面板等時，也可以包括輸入用晶體管。
輸入側(cè)(主機側(cè))I/F區(qū)域14是與主機(MPU、圖像處理控制器、基帶引擎)形成接口的區(qū)域，可以包括焊盤、連接于焊盤的輸入(輸入/輸出用)晶體管、輸出用晶體管和保護(hù)元件等各種元件。具體地說，包括用于輸入來自主機的信號(數(shù)字信號)的輸入用晶體管、用于向主機輸出信號的輸出用晶體管等。
此外，也可以設(shè)置沿短邊即邊SD1、SD3的輸出側(cè)或者輸入側(cè)I/F區(qū)域。另外，作為外部連接端子的凸起等也可以設(shè)置在I/F(接口)區(qū)域12、14，也可以設(shè)置在其以外的區(qū)域(第一～第N電路塊CB1～CBN)。當(dāng)設(shè)在I/F區(qū)域12、14以外的區(qū)域時，可以采用金屬凸起以外的小型凸起技術(shù)(以樹脂為核心的凸起技術(shù))來實現(xiàn)。
第一～第N電路塊CB1～CBN可以至少包括兩個(或者三個)不同的電路塊(具備不同功能的電路塊)。以集成電路裝置10是顯示驅(qū)動器的情況為例，電路塊CB1～CBN可以包括如數(shù)據(jù)驅(qū)動器、存儲器、掃描驅(qū)動器、邏輯電路、灰階電壓發(fā)生電路和電源電路中的至少兩個電路塊。更具體地講，電路塊CB1～CBN至少可以包括數(shù)據(jù)驅(qū)動塊和邏輯電路塊，而且，可以包括灰階電壓發(fā)生電路塊。另外，在內(nèi)置存儲器的情況下，還可以包括存儲塊。
例如，圖4表示各種類型的顯示驅(qū)動器和內(nèi)置顯示驅(qū)動器的電路塊的例子。就內(nèi)置存儲器(RAM)的非晶形TFT(Thin FilmTransistor，薄膜晶體管)面板用顯示驅(qū)動器而言，電路塊CB1～CBN包括存儲器、數(shù)據(jù)驅(qū)動器(源極驅(qū)動器)、掃描驅(qū)動器(柵極驅(qū)動器)、邏輯電路(門陣列電路)、灰階電壓發(fā)生電路(γ校正電路)以及電源電路這些電路塊。另一方面，就存儲器內(nèi)置的低溫多晶硅(LTPS)TFT面板用顯示驅(qū)動器而言，因為可以在玻璃基板上形成掃描驅(qū)動器，所以可以省略掃描驅(qū)動電路塊。而對于存儲器非內(nèi)置的非晶形TFT面板，可以省略存儲塊，對于存儲器非內(nèi)置的低溫多晶硅TFT面板，可以省略存儲器和掃描驅(qū)動器的電路塊。另外，就CSTN(Color Super Twisted Nematic)面板、TFD(Thin Film Diode，薄膜二極管)面板而言，則可以省略灰階電壓發(fā)生電路塊。
圖5(A)、圖5(B)表示本實施例的顯示驅(qū)動器集成電路裝置10的平面布局的例子。圖5(A)、圖5(B)是存儲器內(nèi)置的非晶形TFT面板用的例子，例如圖5(A)以QCIF、32階用顯示驅(qū)動器為目標(biāo)，而圖5(B)則以QVGA、64階用顯示驅(qū)動器為目標(biāo)。
就圖5(A)、(B)而言，其第一～第N電路塊CB1～CBN包括第一～第四存儲塊MB1～MB4(廣義為第一～第I個存儲塊，I是大于等于2的整數(shù))。與各第一～第四存儲塊MB1～MB4對應(yīng)，包括沿D1方向其各自鄰接配置的第一～第四數(shù)據(jù)驅(qū)動塊DB1～DB4(廣義為第一～第I的數(shù)據(jù)驅(qū)動塊)。具體地說，存儲塊MB1和數(shù)據(jù)驅(qū)動塊DB1沿D1方向相鄰配置，存儲塊MB2和數(shù)據(jù)驅(qū)動塊DB2沿D1方向相鄰配置。而且，數(shù)據(jù)驅(qū)動塊DB1用于驅(qū)動數(shù)據(jù)線的圖像數(shù)據(jù)(顯示數(shù)據(jù))由鄰接的存儲塊MB1存儲，數(shù)據(jù)驅(qū)動塊DB2驅(qū)動數(shù)據(jù)線所使用的圖像數(shù)據(jù)則由鄰接的存儲塊MB2存儲。
在圖5(A)中，在存儲塊MB1～MB4中的MB1(廣義為第J存儲塊，1≤J＜I＝的D3方向一側(cè)鄰接配置數(shù)據(jù)驅(qū)動塊DB1～DB4中的DB1(廣義為第J數(shù)據(jù)驅(qū)動塊)。另外，在存儲塊MB1的D1方向一側(cè)鄰接配置存儲塊MB2(廣義地是第J+1的存儲塊)。然后，在存儲塊MB2的D1方向一側(cè)鄰接配置數(shù)據(jù)驅(qū)動塊DB2(廣義地是第J+1的數(shù)據(jù)驅(qū)動塊)。存儲塊MB3、MB4、數(shù)據(jù)驅(qū)動塊DB3、DB4的配置也是一樣。這樣，在圖5(A)中，相對于MB1、MB2的邊界線，MB1、DB1和MB2、DB2線對稱地配置，而相對于MB3、MB4的邊界線，MB3、DB3和MB4、DB4線對稱地配置。此外，在圖5(A)中，雖然DB2和DB3鄰接配置，但是，也可以不鄰接而在其間配置其它的電路塊。
另一方面，圖5(B)中，對于在存儲塊MB1～MB4之中的MB1(第J存儲塊)的D3方向一側(cè)鄰接配置數(shù)據(jù)驅(qū)動塊DB1～DB4中的DB1(第J數(shù)據(jù)驅(qū)動塊)。另外，在存儲塊MB1的D1方向一側(cè)鄰接配置DB2(第J+1的數(shù)據(jù)驅(qū)動塊)。在DB2的D1方向一側(cè)鄰接配置MB2(第J+1的存儲塊)。DB3、MB3、DB4、MB4也同樣配置。此外，雖然在圖5(B)中MB1和DB2、MB2和DB3、MB3和DB4都分別為鄰接配置，但是，也可以不鄰接而在其間配置其它的電路塊。
根據(jù)圖5(A)的布局配置，具有在存儲塊MB1和MB2以及MB3和MB4之間(在第J、第J+1的存儲塊之間)共用列地址譯碼器的優(yōu)點。另一方面，根據(jù)圖5(B)的布局配置，能夠使從數(shù)據(jù)驅(qū)動塊DB1～DB4到輸出側(cè)I/F區(qū)域12的數(shù)據(jù)信號輸出線的配線節(jié)距均勻化，具有可以提高配線效率的優(yōu)點。
本實施例的集成電路裝置10的布局并非限定于圖5(A)、(B)。例如，存儲塊和數(shù)據(jù)驅(qū)動塊的塊數(shù)量也可以是2、3或大于等于5，也可以對存儲塊和數(shù)據(jù)驅(qū)動塊不進(jìn)行塊的分割而構(gòu)成。而且，也可以進(jìn)行存儲塊和數(shù)據(jù)驅(qū)動塊不相鄰的變形實施。而且，即使不設(shè)存儲塊、掃描驅(qū)動塊、電源電路塊或灰階電壓發(fā)生電路塊等這樣的構(gòu)成也是可以的。在電路塊CB1～CBN和輸出側(cè)I/F區(qū)域12、或者輸入側(cè)I/F區(qū)域14之間，也可以設(shè)置在D2方向上的寬度極窄的電路塊(小于等于WB的細(xì)長電路塊)。另外，電路塊CB1～CBN還可以包括不同的電路塊在D2方向多段排列的電路塊。例如，也可以把掃描驅(qū)動電路和電源電路作為一個電路塊。
圖6(A)表示本實施例的集成電路裝置10沿D2方向的截面圖的例子。圖中W1、WB、W2分別為輸出側(cè)I/F區(qū)域12、電路塊CB1～CBN、輸入側(cè)I/F區(qū)域14在D2方向的寬度。另外，W是集成電路裝置10在D2方向的寬度。
對于本實施例，如圖6(A)所示，在D2方向上，可以不在電路塊CB1～CBN(數(shù)據(jù)驅(qū)動塊DB)和輸出側(cè)、輸入側(cè)I/F區(qū)域12、14之間夾入其它電路塊來構(gòu)成。所以，就可以使W1+WB+W2≤W＜W1+2×WB+W2，能夠?qū)崿F(xiàn)細(xì)長的集成電路裝置。具體地說，可以使D2方向的寬度W＜2mm，更具體的，可以使W＜1.5mm。而考慮到集成電路基片的檢查和裝配，優(yōu)選W＞0.9mm。此外，長邊方向的長度LD則可以做到15mm＜LD＜27mm。集成電路基片的形狀比SP＝LD/W可以做到SP＞10，更具體地說，SP＞12。
圖6(A)的寬度W1、WB、W2分別為輸出側(cè)I/F區(qū)域12、電路塊CB1～CBN、輸入側(cè)I/F區(qū)域14的晶體管形成區(qū)域(體區(qū)域、激活區(qū)域)的寬度。亦即，在I/F區(qū)域12、14上形成輸出用晶體管、輸入用晶體管、輸入/輸出用晶體管和靜電保護(hù)元件的晶體管等。另外，在電路塊CB1～CBN區(qū)域形成構(gòu)成電路的晶體管。而且，以形成這類晶體管的阱區(qū)和擴散區(qū)等作為基準(zhǔn)決定W1、WB、W2。例如，為了實現(xiàn)更細(xì)長的集成電路裝置，優(yōu)選是在電路塊CB1～CBN的晶體管上也形成凸起(有源面凸起)。具體的，在晶體管上面(有源區(qū))形成以樹脂形成其芯、在樹脂的表面形成金屬層的樹脂芯凸起等。而且，該凸起(外部連接端子)通過金屬配線被連接到配置在I/F區(qū)域12、14的焊盤上。本實施例的W1、WB、W2不是這樣的突起的形成區(qū)域的寬度，而是在凸起下面形成的晶體管形成區(qū)域的寬度。
電路塊CB1～CBN各自在D2方向的寬度例如可以統(tǒng)一為同寬。此時，只要各電路塊的寬度實質(zhì)上相同就可以，例如有數(shù)μm～20μm(數(shù)十μm)程度的差異是在容許范圍以內(nèi)的。而且，在電路塊CB 1～CBN中存在寬度不同的電路塊時，寬度WB可以是電路塊CB1～CBN的寬度中最大的寬度。此時的最大寬度可以是例如數(shù)據(jù)驅(qū)動塊的在D2方向的寬度?；蛘撸趦?nèi)置存儲器的集成電路裝置的情況下，可以是存儲塊的在D2方向的寬度。此外，在電路塊CB1～CBN和I/F區(qū)域12、14之間可以設(shè)置例如寬20～30μm程度的空區(qū)域。
就本實施例而言，在輸出側(cè)I/F區(qū)域12上可以配置在D2方向的級數(shù)為一級或多級的焊盤。所以，如果考慮焊盤寬度(例如0.1μm)和焊盤節(jié)距，輸出側(cè)I/F區(qū)域12在D2方向的寬度W1可以做到0.13mm≤W1≤0.4mm。另外，因為在輸入側(cè)I/F區(qū)域14可以配置在D2方向的級數(shù)為一級或多級的焊盤，所以輸入側(cè)I/F區(qū)域14的寬度W2就可以做到0.1mm≤W2≤0.2mm。為了實現(xiàn)細(xì)長的集成電路裝置，在電路塊CB1～CBN上需要通過全局線形成來自邏輯電路塊的邏輯信號、來自灰階電壓發(fā)生電路塊的灰階電壓信號和電源的配線，這類配線的合計寬度例如在0.8～0.9mm的程度。因而，考慮到這些情況，電路塊CB1～CBN的寬度WB可以做到0.65≤WB≤1.2mm。
而且，即使W1＝0.4mm，W2＝0.2mm，可是因為0.65≤WB≤1.2mm，所以WB＞W(wǎng)1+W2成立。另外，在W1、WB、W2都為最小值的情況下，即W1＝0.13mm、WB＝0.65mm、W2＝0.1mm，集成電路裝置的寬度為W＝0.88mm。所以，W＝0.88mm＜2×WB＝1.3mm成立。在W1、WB、W2都為最大值的情況下，W1＝0.4mm、WB＝1.2mm、W2＝0.2mm，則集成電路裝置的寬度為W＝1.8mm的程度。所以，W＝1.8mm＜2×WB＝2.4mm成立。因此，關(guān)系式W＜2×WB成立，能夠?qū)崿F(xiàn)細(xì)長的集成電路裝置。
對于圖1(A)的比較例，如圖6(B)所示，沿D2方向配置兩個以上的多個電路塊。另外，在D2方向，在電路塊之間、以及在電路塊和I/F區(qū)域之間形成有配線區(qū)。所以，集成電路裝置500在D2方向(短邊方向)的寬度W就變寬，不能實現(xiàn)纖長的細(xì)長集成電路基片。因而，即使利用微細(xì)加工使集成電路基片縮小，但是，如圖2(A)所示，由于D1方向(長邊方向)的長度LD縮短，輸出節(jié)距變成窄節(jié)距，所以，導(dǎo)致安裝困難。
與此相對，如圖3、圖5(A)、圖5(B)所示，在本實施例中，沿D1方向配置多個電路塊CB1～CBN。另外，如圖6(A)所示，可以把晶體管(電路元件)配置在焊盤(凸起)的下面(有源面凸起)。通過在電路塊內(nèi)部配線的局部線的上層(焊盤的下層)形成的全局線，也可以形成電路塊之間或者電路塊和I/F區(qū)域之間等的信號線。所以，如圖2(B)所示，可以在集成電路裝置10在D1方向的長度LD維持不變的情況下使D2方向的寬度W變窄，實現(xiàn)超纖長的細(xì)長集成電路基片。結(jié)果是，能夠使輸出節(jié)距維持在例如大于等于22μm，可以容易地進(jìn)行安裝。
而且，在本實施例中，由于沿D1方向配置多個電路塊CB1～CBN，故可以容易地應(yīng)對產(chǎn)品規(guī)格的變更。亦即，由于可以用公共的平臺設(shè)計各種規(guī)格的產(chǎn)品，所以能夠提高設(shè)計效率。例如在圖5(A)、(B)中，在顯示面板的像素數(shù)或灰階數(shù)有增有減的情況下，只需增減存儲塊、數(shù)據(jù)驅(qū)動塊的塊數(shù)、在一個水平掃描期間中圖像數(shù)據(jù)的讀取次數(shù)等就可以對應(yīng)。另外，雖然圖5(A)、(B)是存儲器內(nèi)置的非晶形TFT面板用例子，但是，在開發(fā)存儲器內(nèi)置的低溫多晶硅TFT面板用產(chǎn)品的情況下，只要從電路塊CB1～CBN中去掉掃描驅(qū)動塊即可。又如，在開發(fā)存儲器非內(nèi)置的產(chǎn)品的情況下，只要去掉存儲塊即可。而且，如上所述，即使根據(jù)規(guī)格去掉電路塊，在本實施例中，因為可以將對其它電路塊產(chǎn)生的影響抑制到最小，故而能夠提高設(shè)計效率。
在本實施例中，可以把各個電路塊CB1～CBN在D2方向的寬度(高度)統(tǒng)一于例如數(shù)據(jù)驅(qū)動塊和存儲塊的寬度(高度)。而且，在各個電路塊的晶體管有增減的情況下，由于可以通過增減各個電路塊在D1方向的長度來進(jìn)行調(diào)整，故能夠使設(shè)計進(jìn)一步高效化。例如，在圖5(A)、(B)中，在灰階電壓發(fā)生電路塊和電源電路塊的構(gòu)成變更、晶體管數(shù)量增減的情況下，也可以通過增減灰階電壓發(fā)生電路塊和電源電路塊在D1方向的長度來對應(yīng)。
此外，作為第二比較例，還可以考慮如下配置方法例如，在D1方向上，將數(shù)據(jù)驅(qū)動塊細(xì)長地配置，在數(shù)據(jù)驅(qū)動塊的D4方向一側(cè)，沿D1方向配置存儲塊等其他多個電路塊。但是，對于該第二比較例，由于幅度較寬的數(shù)據(jù)驅(qū)動塊夾入存儲塊等其它電路塊與輸出側(cè)I/F區(qū)域之間，所以，集成電路裝置在D2方向的寬度W變寬，難以實現(xiàn)纖長的細(xì)長集成電路基片。而且，在數(shù)據(jù)驅(qū)動塊和存儲器驅(qū)動塊之間產(chǎn)生了多余的配線區(qū)，就更加擴大了寬度W。在數(shù)據(jù)驅(qū)動塊或存儲塊的構(gòu)成發(fā)生變化的情況下，出現(xiàn)在圖1(B)、(C)中說明的節(jié)距不一致的問題，無法提高設(shè)計效率。
作為本實施例的第三比較例，還可以考慮只對同一功能的電路塊(例如數(shù)據(jù)驅(qū)動塊)進(jìn)行塊的分割、并沿D1方向排列配置的方法。但是，對于該第三比較例，由于只能使集成電路裝置具有同一的功能(例如數(shù)據(jù)驅(qū)動器功能)，故不可能實現(xiàn)多種產(chǎn)品的擴展。針對該問題，在本實施例中，電路塊CB1～CBN包括至少具有兩個不同功能的電路塊。所以，如圖4、圖5(A)、圖5(B)所示，具有能夠提供對應(yīng)于各種類型顯示面板的多種集成電路裝置的優(yōu)點。
3.電路構(gòu)成圖7b表示集成電路裝置10的電路構(gòu)成。而且，集成電路裝置10的電路構(gòu)成并不限定于圖7的示例，可以實施各種變形。存儲器20(顯示數(shù)據(jù)RAM)用于存儲圖像數(shù)據(jù)。存儲單元陣列22包括多個存儲單元，至少存儲一幀(一幅畫面)的圖像數(shù)據(jù)。此時，一個像素由例如R、G、B等三個子像素(三點)構(gòu)成，各子像素例如存儲著六位(k位)的圖像數(shù)據(jù)。行地址譯碼器24(MPU/LCD行地址譯碼器)進(jìn)行有關(guān)行地址的譯碼處理，并進(jìn)行存儲單元陣列22的字線的選擇處理。列地址譯碼器26(MPU列地址譯碼器)則進(jìn)行有關(guān)列地址的譯碼處理，并進(jìn)行存儲單元陣列22的位線的選擇處理。寫入/讀出電路28(MPU寫入/讀出電路)進(jìn)行把圖像數(shù)據(jù)寫入存儲單元陣列22的處理和從存儲單元陣列讀出圖像數(shù)據(jù)的處理。用例如以起始地址和結(jié)束地址為對頂點的矩形來定義存儲單元陣列22的存取區(qū)域。亦即，用起始地址的列地址及行地址和結(jié)束地址的列地址及行地址來定義存取區(qū)域，并進(jìn)行存儲器的存取。
邏輯電路40(例如自動配置配線電路)生成用于控制顯示時刻的控制信號和用于控制數(shù)據(jù)處理時刻的控制信號等。該邏輯電路40可以由例如門陣列(G/A)等自動配置配線形成。控制電路42生成各種控制信號，進(jìn)行裝置整體的控制。具體地說，向灰階電壓發(fā)生電路110輸出灰階特性(γ特性)的調(diào)整數(shù)據(jù)(γ校正數(shù)據(jù))，并控制電源電路90的電壓生成。另外，對使用了行地址譯碼器24、列地址譯碼器26、寫入/讀出電路28的存儲器進(jìn)行寫入/讀出處理的控制。顯示時刻控制電路44生成用于控制顯示時刻的各種控制信號，控制從存儲器到顯示面板側(cè)的圖像數(shù)據(jù)的讀取。主機(MPU)接口電路46對由主機進(jìn)行的每次存取生成內(nèi)部脈沖，實現(xiàn)對存儲器進(jìn)行存取的主接口。RGB接口電路48通過點時鐘實現(xiàn)將動畫的RGB數(shù)據(jù)寫入存儲器的RGB接口。而且，也可以是只設(shè)置主接口電路46、RGB接口電路48中的任一者的構(gòu)成。
在圖7中，從主接口電路46、RGB接口電路48以一個像素單位向存儲器20進(jìn)行訪問。另一方面，根據(jù)與主接口電路46、RGB接口電路48獨立的內(nèi)部顯示時刻，每一個行周期以行地址所指定的行單位向數(shù)據(jù)驅(qū)動器50輸送圖像數(shù)據(jù)。
數(shù)據(jù)驅(qū)動器50是用于驅(qū)動顯示面板的數(shù)據(jù)線的電路，其構(gòu)成示于圖8(A)。數(shù)據(jù)鎖存電路52鎖存來自存儲器20的數(shù)字圖像數(shù)據(jù)。D/A轉(zhuǎn)換電路54(電壓選擇電路)進(jìn)行鎖存于數(shù)據(jù)鎖存電路52的數(shù)字圖像數(shù)據(jù)的D/A轉(zhuǎn)換，并生成模擬的數(shù)據(jù)電壓。具體地說，接受來自灰階發(fā)生電路110的多個(例如64階)灰階電壓(基準(zhǔn)電壓)，從這些多個灰階電壓中選擇與數(shù)字圖像數(shù)據(jù)對應(yīng)的電壓，并作為數(shù)據(jù)電壓輸出。輸出電路56(驅(qū)動電路、緩沖電路)緩沖來自D/A轉(zhuǎn)換電路54的數(shù)據(jù)電壓，而后輸出至顯示面板的數(shù)據(jù)線，并驅(qū)動數(shù)據(jù)線。而且，也可以是將輸出電路56的一部分(例如運算放大器的輸出級)不包括在數(shù)據(jù)驅(qū)動器50中、而配置在其他區(qū)域的構(gòu)成。
掃描驅(qū)動器70是用于驅(qū)動顯示面板的掃描線的電路，其構(gòu)成例示于圖8(B)。移位寄存器72包括依次連接的多個觸發(fā)器，與移位時鐘信號SCK同步，對使能輸入輸出信號EIO進(jìn)行依次移位。電平移位器76將來自移位寄存器72的信號的電壓電平轉(zhuǎn)換成用于掃描線選擇的高電壓電平。輸出電路78緩存由電平移位器76轉(zhuǎn)換并輸出的掃描電壓，然后輸出到顯示面板的掃描線，對掃描線進(jìn)行選擇驅(qū)動。掃描驅(qū)動器70也可以是如圖8(C)所示的構(gòu)成。圖8(C)中，掃描地址生成電路73生成掃描地址并輸出，地址譯碼器74進(jìn)行掃描地址的譯碼處理。而且，對于由該譯碼處理而特定的掃描線，通過電平移位器器76、輸出電路78輸出掃描電壓。
電源電路90是用于生成各種電源電壓的電路，其構(gòu)成示于圖9(A)。升壓電路92是使用升壓用電容器、升壓用晶體管以電荷泵的方式使輸入電源電壓和內(nèi)部電源電壓升壓、并生成升壓電壓的電路，可以包括1次～4次升壓電路等。通過該升壓電路92能夠生成掃描驅(qū)動器70和灰階電壓發(fā)生電路110使用的高電壓。調(diào)整電路94進(jìn)行由升壓電路92生成的升壓電壓的電平調(diào)整。VCOM生成電路96生成供給顯示面板的對置電極的VCOM電壓并輸出?？刂齐娐?8用于進(jìn)行電源電路90的控制，它包括各種控制寄存器等。
灰階電壓發(fā)生電路(γ校正電路)110是用于生成灰階電壓的電路，其構(gòu)成示于圖9(B)。選擇用電壓生成電路112(分壓電路)根據(jù)由電源電路90生成的高電壓的電源電壓VDDH、VSSH輸出選擇用電壓VS0～VS255(廣義為R個選擇用電壓)。具體地說，選擇用電壓生成電路112包括具有串聯(lián)的多個電阻元件的梯形電阻電路。而且，通過該梯形電阻電路將VDDH、VSSH分壓后的電壓作為選擇用電壓VS0～VS255輸出?；译A電壓選擇電路114根據(jù)通過邏輯電路40設(shè)定于調(diào)整寄存器116的灰階特性的調(diào)整數(shù)據(jù)，從選擇用電壓VS0～VS255中，例如在64階的情況下，選擇64個(廣義地是S個，R＞S)電壓，作為灰階電壓V0～V63輸出。這樣，可以生成適應(yīng)于顯示面板的優(yōu)選灰階特性(γ校正特性)的灰階電壓。而且，在極性反轉(zhuǎn)驅(qū)動的情況下，也可以把正極性用的梯形電阻電路和負(fù)極性用的梯形電阻電路設(shè)置在選擇用電壓生成電路112中。另外，梯形電阻電路的各電阻元件的阻值也可以根據(jù)在調(diào)整寄存器116設(shè)定的調(diào)整數(shù)據(jù)變更。也可以是在選擇用電壓生成電路112或灰階電壓選擇電路114中設(shè)置阻抗變換電路(連接電壓跟隨器的運算放大器)的構(gòu)成。
圖10(A)表示包括圖8(A)的D/A轉(zhuǎn)換電路54的各DAC(Digital Analog Converter，數(shù)模轉(zhuǎn)換器)的構(gòu)成例。圖10(A)的各DAC可以按每個子像素(或者每個像素)設(shè)置，并由ROM譯碼器等構(gòu)成。而且，根據(jù)來自存儲器20的六位數(shù)字圖像數(shù)據(jù)D0～D5及其反轉(zhuǎn)數(shù)據(jù)XD0～XD5，選擇來自灰階電壓發(fā)生電路110的灰階電壓V0～V63中任一個，由此，將圖像數(shù)據(jù)D0～D5轉(zhuǎn)換成模擬電壓。而且，把所得的模擬電壓信號DAQ(DAQR、DAQG、DAQB)輸出到輸出電路56。
對于低溫多晶硅TFT用的顯示驅(qū)動器等，將R用、G用、B用數(shù)據(jù)信號進(jìn)行多路轉(zhuǎn)換后輸送至顯示驅(qū)動器的情況下(圖10(C)的情況下)，可以用一個公共的DAC對R用、G用、B用的圖象數(shù)據(jù)進(jìn)行D/A轉(zhuǎn)換。在這種情況下，圖10(A)的各個DAC按每個像素來設(shè)置。
圖10(B)示出圖8(A)的輸出電路56所含的各輸出部分SQ的構(gòu)成。圖10(B)的各輸出部分SQ可以按每個像素來設(shè)置。各輸出部分SQ包括R(紅)用、G(綠)用、B(藍(lán))用阻抗變換電路OPR、OPG、OPB(連接電壓跟隨器的運算放大器)，進(jìn)行來自DAC的信號DAQR、DAQG、DAQB的阻抗變換，并將數(shù)據(jù)信號DATAR、DATAG、DATAB輸出到R、G、B用數(shù)據(jù)信號輸出線。例如在低溫多晶硅TFT面板的情況下，也可以設(shè)置如圖10(C)所示的開關(guān)元件(開關(guān)用晶體管)SWR、SWG、SWB，復(fù)用R用、G用、B用的數(shù)據(jù)信號后的數(shù)據(jù)信號DATA由阻抗變換電路OP輸出。另外，也可以在多個像素中復(fù)用數(shù)據(jù)信號。而且，還可以是不在輸出部分SQ設(shè)置圖10(B)、(C)所示的阻抗變換電路，而只設(shè)開關(guān)元件等的構(gòu)成。
4.讀出放大器塊、行地址譯碼器的配置在本實施方式中，如圖11(A)所示，存儲塊MB包括行地址譯碼器RD和讀出放大器塊SAB。行地址譯碼器RD進(jìn)行行地址(字線地址)的譯碼處理，并進(jìn)行存儲單元陣列的字線WL的選擇。具體地，配合依此選擇顯示面板的各掃描線，依此選擇字線WL。讀出放大器塊SAB向數(shù)據(jù)驅(qū)動塊輸出從存儲單元陣列讀出的圖像數(shù)據(jù)。具體地，由于字線的選擇，存儲單元的圖像數(shù)據(jù)的信號輸出至位線BL，則放大該信號，并輸出至沿D1方向配置的數(shù)據(jù)驅(qū)動塊DB。
并且，在本實施方式中，行地址譯碼器RD配置成其長邊方向(長邊)沿D1方向，讀出放大器塊SAB配置成其長邊方向(長邊)沿D2方向。
另一方面，在圖1(A)的比較例中，如圖12(A)所示，行地址譯碼器RD配置成其長邊方向沿D2方向。即，在該比較例中，配合沿D2方向傳送的信號的流向，沿D2方向配置位線BL。因此，沿D1方向配線字線WL，進(jìn)行字線WL的選擇的行地址譯碼器RD沿D2方向配置。因此，存儲塊MB和數(shù)據(jù)驅(qū)動塊DB也是沿短邊方向的D2方向配置，從而增大了D2方向上的集成電路裝置的寬度，由此很難實現(xiàn)細(xì)長的集成電路基片。并且，顯示面板的像素數(shù)量、顯示驅(qū)動器的規(guī)格、存儲單元的構(gòu)成等發(fā)生變化，從而存儲塊MB或數(shù)據(jù)驅(qū)動塊DB的D2方向上的寬度或D1方向上的長度也發(fā)生變化，則其影響涉及到其他電路塊，從而導(dǎo)致設(shè)計的非效率化。
為此，在本實施方式中，如圖11(A)所示，行地址譯碼器RD配置成其長邊方向沿D1方向。因此，從存儲單元陣列輸出的圖像數(shù)據(jù)的流向為沿D1(D3)方向，如圖11(B)所示，向相對存儲塊MB沿D1方向配置的數(shù)據(jù)驅(qū)動塊DB可以以短路徑輸出圖像數(shù)據(jù)。并且，這樣沿D1方向配置數(shù)據(jù)驅(qū)動塊DB和存儲塊MB，則可以縮小D2方向上的集成電路裝置的寬度W，從而可以實現(xiàn)圖2(B)所示的極其纖長的細(xì)長集成電路基片。并且，在顯示面板的像素數(shù)量等發(fā)生變化時，如圖11(C)所示，通過分割存儲塊等可以應(yīng)付，因此，可以提高設(shè)計的效率。
并且，在圖12(A)中，由于字線WL沿長邊方向的D1方向配置，所以，字線WL上的信號大幅延遲，圖像數(shù)據(jù)的讀出速度變慢。特別是，連接于存儲單元的字線WL由多晶硅層形成，因此，該信號延遲的問題很嚴(yán)重。此時，為了降低該信號的延遲，可以如圖12(B)所示設(shè)置緩沖電路520、522。但是，采用該方法，則擴大相應(yīng)部分的電路規(guī)模，從而導(dǎo)致成本的增加。
對此，在本實施方式中，如圖11(A)所示，沿D1方向配置行地址譯碼器RD，因此，可以沿短邊方向的D2方向配線字線WL。并且，在本實施方式中，D2方向上的集成電路裝置的寬度W短。因此，可以縮短存儲塊MB內(nèi)的字線WL的長度，從而，可以比圖12(A)的比較例更進(jìn)一步縮小WL上的信號的延遲。并且，因為可以不設(shè)置圖12(B)所示的緩沖電路520、522，所以可以縮小電路面積。并且，在圖12(A)的比較例中，從主機向存儲器的一部分存取區(qū)域進(jìn)行存取時，在D1方向上選擇長的且寄生容量大的字線WL，因此，增大耗電。相對于此，如圖11(C)所示，根據(jù)在D1方向塊分割存儲器的方法，則在主機存取時(從主機側(cè)存取時)，只選擇相對于存取區(qū)域的存儲塊(第J存儲塊)的字線WL，因此，可以實現(xiàn)低耗電化。
此外，圖11(A)的WL為連接于存儲塊MB的存儲單元的字線。即，連接于存儲單元的傳輸晶體管的柵極的局域性的字線。另一方面，圖11(A)的BL為將存儲在存儲塊MB(存儲單元陣列)的圖像數(shù)據(jù)(存儲數(shù)據(jù)信號)向數(shù)據(jù)驅(qū)動塊DB輸出的位線。即，存儲在存儲塊MB的圖像數(shù)據(jù)信號，在沿位線BL的方向上，從存儲塊MB向數(shù)據(jù)驅(qū)動塊DB輸出。
如圖12(A)的比較例，考慮到信號的流向，則沿D2方向配置行地址譯碼器的方法是合理的方法。
這一點，在本實施方式中，如圖11(B)所示，在DB內(nèi)，沿D2方向配線來自數(shù)據(jù)驅(qū)動塊DB的數(shù)據(jù)信號的輸出線DQL。另一方面，在輸出側(cè)I/F區(qū)域12(第一接口區(qū)域)中，沿D1(D3)方向配線數(shù)據(jù)信號輸出線DQL。具體地，在輸出側(cè)I/F區(qū)域12中，利用焊盤的下層、即區(qū)域內(nèi)的局域配線(晶體管配線)的上層的全局配線，沿D1方向配線數(shù)據(jù)信號輸出線DQL。這樣一來，即使沿D1方向配置行地址譯碼器RD，沿D2方向配置讀出放大器塊SAB，并將來自讀出放大器塊SAB的圖像數(shù)據(jù)向在D1方向排列的數(shù)據(jù)驅(qū)動器輸出，也可以通過焊盤適當(dāng)?shù)叵蝻@示面板輸出來自DB的數(shù)據(jù)信號。并且，如圖11(B)進(jìn)行數(shù)據(jù)信號輸出線DQL的配線，則可以利用輸出側(cè)I/F區(qū)域12將數(shù)據(jù)信號輸出線DQL連接于焊盤等，從而可以防止集成電路裝置的D2方向上的寬度W的增大。
此外，在圖11(B)中，鄰接配置有數(shù)據(jù)驅(qū)動塊DB和存儲塊MB，但是，可以進(jìn)行將其不鄰接配置的變形實施。并且，字線WL、位線BL的配線方法也并不限定于圖11(A)至(C)的配線方法，可以有各種變形實施。
5.存儲塊、數(shù)據(jù)驅(qū)動塊的詳細(xì)內(nèi)容5.1塊分割如圖13(A)所示，顯示面板是一種在垂直掃描方向(數(shù)據(jù)線方向)的像素為VPN＝320、在水平掃描方向(掃描線方向)的像素數(shù)為HPN＝240的QVGA面板。而且，一個像素的圖像(顯示)數(shù)據(jù)的位數(shù)PDB在R、G、B分別是6位即為PDB＝18位。在這種情況下，顯示面板的1幀顯示所需要的圖像數(shù)據(jù)的位數(shù)為VPN×HPN×PDB＝320×240×18位。因此，集成電路裝置的存儲器至少儲存320×240×18位的圖像數(shù)據(jù)。而且，數(shù)據(jù)驅(qū)動器在每一個水平掃描期間(每條掃描線掃描的期間)，向顯示面板輸出HPN＝240個的數(shù)據(jù)信號(對應(yīng)240×18位圖像數(shù)據(jù)的數(shù)據(jù)信號)。
然后，在圖13(B)中，將數(shù)據(jù)驅(qū)動器分割為DBN＝4個數(shù)據(jù)驅(qū)動塊DB1～DB4。而且，也將存儲器分割為MBN＝DBN＝4個存儲塊MB1～MB4。因此，各數(shù)據(jù)驅(qū)動塊DB1～DB4在每一水平掃描期間向顯示面板輸出HPN/DBN＝240/4＝60個數(shù)據(jù)信號。而且，各存儲塊MB1～MB4儲存(VPN×HPN×PDB)/MBN＝(320×240×18)/4位圖像數(shù)據(jù)。
而且，如圖13(B)所示，在本實施方式中，在存儲塊MB1和MB2上共用列地址譯碼器CD12。而且，在存儲塊MB3和MB4上共用列地址譯碼器CD34。如在圖12(A)的比較例中，由于列地址譯碼器配置在存儲單元陣列的D4方向側(cè)，所以，不能如圖13(B)那樣共用列地址譯碼器。對此，在本實施方式中，由于可共用列地址譯碼器CD12、譯碼器CD34，所以可實現(xiàn)縮小電路面積、降低成本。而且，如果如圖5(B)那樣配置數(shù)據(jù)驅(qū)動塊DB1～DB4、存儲塊MB1～MB4，就不能這樣共用列地址譯碼器。代替這種方法，在圖5(B)中，可將來自數(shù)據(jù)驅(qū)動塊的數(shù)據(jù)信號線的節(jié)距進(jìn)行均勻化，從而具有容易進(jìn)行配線引出的優(yōu)點。
5.2一水平掃描期間內(nèi)的多次讀出在圖13(B)中，各數(shù)據(jù)驅(qū)動塊DB1～DB4在一水平掃描期間輸出60個數(shù)據(jù)信號。因此，在每一個水平掃描期間，需要從對應(yīng)DB1～DB4的存儲塊MB1～MB4讀出對應(yīng)240個數(shù)據(jù)信號的圖像數(shù)據(jù)。
然而，一旦在每一水平掃描期間增加讀出圖像數(shù)據(jù)的位數(shù)，就需要增加在D2方向上排列的存儲單元(讀出放大器)的個數(shù)。其結(jié)果是，集成電路裝置在D2方向上的寬度W變大，從而影響集成電路基片的細(xì)長化。而且，字線WL變長，從而導(dǎo)致WL的信號延遲。
所以，在本實施方式中，采用如下方法在一水平掃描期間中，從各存儲塊MB1～MB4將各存儲塊MB1～MB4中儲存的圖像數(shù)據(jù)多次(RN次)讀出到各數(shù)據(jù)驅(qū)動塊DB1～DB4。
例如在圖14中A1、A2所示，在一水平掃描期間中，只有RN＝2次存儲器存取信號MACS(字選擇信號)成為激活狀態(tài)(高電平)。由此，在一個水平掃描期間中，從各存儲塊向各數(shù)據(jù)驅(qū)動塊讀出RN＝2次圖像數(shù)據(jù)。于是，在數(shù)據(jù)驅(qū)動塊內(nèi)設(shè)置的圖15的第一、第二數(shù)據(jù)驅(qū)動器DRa、DRb包含的數(shù)據(jù)鎖存電路根據(jù)A3、A4所示的鎖存信號LATa、LATb，鎖存已讀出的圖像數(shù)據(jù)。然后，第一、第二數(shù)據(jù)驅(qū)動器DRa、DRb包含的D/A轉(zhuǎn)換電路將已鎖存的圖像數(shù)據(jù)進(jìn)行D/A轉(zhuǎn)換，DRa、DRb包含的輸出電路將通過D/A轉(zhuǎn)換所得到的數(shù)據(jù)信號DATAa、DATAb如A5、A6所示輸出給數(shù)據(jù)信號輸出線。此后，如A7所示，輸入到顯示面板的各像素的TFT的柵極的掃描信號SCSEL成為激活狀態(tài)，將數(shù)據(jù)信號輸入顯示面板的各像素并保持。
另外，在圖14中，在第一水平掃描期間兩次讀出圖像數(shù)據(jù)，在同樣的第一水平掃描期間中，將數(shù)據(jù)信號DATAa、DATAb輸出給數(shù)據(jù)信號輸出線。但是，也可以是，在第一水平掃描期間兩次讀出圖像數(shù)據(jù)并鎖存后，在下一個第二水平掃描期間，將對應(yīng)被鎖存的圖像數(shù)據(jù)的數(shù)據(jù)信號DATAa、DATAb輸出給數(shù)據(jù)信號輸出線。另外，在圖14中，表示是讀出次數(shù)RN＝2的情況，但也可以是RN≥3。
根據(jù)圖14的方法，如圖15所示，從各存儲塊讀出對應(yīng)30個數(shù)據(jù)信號的圖像數(shù)據(jù)，各數(shù)據(jù)驅(qū)動器DRa、DRb輸出30個數(shù)據(jù)信號。由此，從各數(shù)據(jù)驅(qū)動塊輸出60個數(shù)據(jù)信號。這樣，在圖14中，從各存儲塊，只在1次讀出中，讀出對應(yīng)30個數(shù)據(jù)信號的圖像數(shù)據(jù)就可以了。因此，與在一個水平掃描期間只讀出一次的方法相比，在圖15的D2方向上就可以減少存儲單元、讀出放大器的個數(shù)。其結(jié)果是，可縮小集成電路裝置在D2方向上的寬度，可實現(xiàn)如圖2(B)所示的超纖長的細(xì)長集成電路基片。特別是，如果是QVGA，一個水平掃描期間的長度則是52μsec的程度。另一方面，存儲器讀出的時間例如是40nsec的程度，比52μsec短很多。因此，在一個水平掃描期間讀出次數(shù)即使從一次增加到多次，但對顯示特性帶來的影響并不是那么大。
另外，圖13(A)是QVGA(320×240)的顯示面板，但是，如果使在一個水平掃描期間的讀出次數(shù)為例如RN＝4，就可以對應(yīng)VGA(640×480)的顯示面板了，從而可增加設(shè)計的自由度。
另外，在一個水平掃描期間的多次讀出，也可以用行地址譯碼器(字線選擇電路)在一個水平掃描期間選擇各存儲塊內(nèi)不同的多根字線的第一方法加以實現(xiàn)，也可以用行地址譯碼器(字線選擇電路)在一個水平掃描期間中多次選擇各存儲塊內(nèi)相同的字線的第二方法加以實現(xiàn)?；蛘哌€可以通過將第一、第二方法組合來加以實現(xiàn)。
5.3數(shù)據(jù)驅(qū)動器、驅(qū)動單元的配置圖15表示數(shù)據(jù)驅(qū)動器和數(shù)據(jù)驅(qū)動器包含的驅(qū)動單元的配置例子。如圖15所示，數(shù)據(jù)驅(qū)動塊包括沿D1方向堆棧配置的多個數(shù)據(jù)驅(qū)動器DRa、DRb(第一～第m數(shù)據(jù)驅(qū)動器)。另外，各數(shù)據(jù)驅(qū)動器DRa、DRb包含30個(廣義為Q個)的多個驅(qū)動單元DRC1～DRC30。
當(dāng)選擇存儲塊的字線WL1a、并如圖14的A1所示從存儲塊讀出第一次的圖像數(shù)據(jù)時，第一數(shù)據(jù)驅(qū)動器DRa則根據(jù)A3所示的鎖存信號LATa鎖存讀出的圖像數(shù)據(jù)。然后，進(jìn)行鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，如A5所示，將對應(yīng)第一次讀出圖像數(shù)據(jù)的數(shù)據(jù)信號DATAa輸出給數(shù)據(jù)信號輸出線。
另一方面，當(dāng)選擇存儲塊的字線WL1b并如圖14的A2所示從存儲塊讀出第二次圖像數(shù)據(jù)時，第二數(shù)據(jù)驅(qū)動器DRb則根據(jù)A4所示的鎖存信號LATb鎖存讀出的圖像數(shù)據(jù)。然后進(jìn)行鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，如A6所示，將對應(yīng)第二次讀出圖像數(shù)據(jù)的數(shù)據(jù)信號DATAb輸出給數(shù)據(jù)信號輸出線。
這樣，由于各數(shù)據(jù)驅(qū)動器DRa、DRb輸出對應(yīng)30個像素的30個數(shù)據(jù)信號，所以，共計輸出對應(yīng)60個像素的60個數(shù)據(jù)信號。
如圖15所示，如果沿D1方向配置(堆棧)多個數(shù)據(jù)驅(qū)動器DRa、DRb，可以防止因數(shù)據(jù)驅(qū)動器規(guī)模大導(dǎo)致集成電路裝置在D2方向上的寬度W變大的問題。另外，數(shù)據(jù)驅(qū)動器根據(jù)顯示面板的類型可以采用各種構(gòu)成。在這種情況下，如果采用沿D1方向配置多個數(shù)據(jù)驅(qū)動器的方法，也可以高效地布局各種構(gòu)成的數(shù)據(jù)驅(qū)動器。另外，在圖15中表示D1方向的數(shù)據(jù)驅(qū)動器的配置數(shù)為兩個的情況，但配置數(shù)也可以大于等于三個。
另外在圖15中，各數(shù)據(jù)驅(qū)動器DRa、DRb包括沿D2方向排列配置的30個(Q個)驅(qū)動單元DRC1～DRC30。在這里，各個驅(qū)動單元DRC1～DRC30分別接收一個像素的圖像數(shù)據(jù)。然后，進(jìn)行一個像素的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，并輸出對應(yīng)一個像素的圖像數(shù)據(jù)的數(shù)據(jù)信號。每個驅(qū)動單元DRC1～DRC30均可分別包括數(shù)據(jù)鎖存電路、圖10(A)的DAC(一個像素的DAC)、圖10(B)、以及圖10(C)的輸出部SQ。
然后在圖15中，顯示面板水平掃描方向的像素數(shù)(如果由多個集成電路裝置分擔(dān)并驅(qū)動顯示面板的數(shù)據(jù)線時，各集成電路裝置負(fù)責(zé)的水平掃描方向的像素數(shù))為HPN、數(shù)據(jù)驅(qū)動塊的塊數(shù)(塊分割數(shù))為DBN、對驅(qū)動單元在一個水平掃描期間輸入的圖像數(shù)據(jù)的輸入次數(shù)為IN。另外，IN與圖14說明的在一個水平掃描期間內(nèi)的圖像數(shù)據(jù)讀出的次數(shù)RN相等。在這種情況下，沿D2方向排列的驅(qū)動單元DRC1～DRC30的個數(shù)Q可表示為Q＝HPN/(DBN×IN)。在圖15的情況下，因為是HPN＝240、DBN＝4、IN＝2，所以，Q＝240/(4×2)＝30個。
另外，當(dāng)驅(qū)動單元DRC1～DR30的D2方向的寬度(節(jié)距)為WD、數(shù)據(jù)驅(qū)動塊包含的外圍電路部分(緩沖器電路、配線區(qū)等)在D2方向的寬度為WPCB時，第一～第N電路塊CB1～CBN在D2方向的寬度WB(最大寬度)可表示為Q×WD≤WB＜(Q+1)×WD+WPCB。另外，當(dāng)存儲塊包括的外圍電路部分(行地址譯碼器RD、配線區(qū)等)在D2方向上的寬度為WPC時，可表示為Q×WD≤WB＜(Q+1)×WD+WPC。
另外，顯示面板水平掃描方向的像素數(shù)為HPN、一個像素的圖像數(shù)據(jù)的位數(shù)為PDB、存儲塊的塊數(shù)為MBN(＝DBN)、在一個水平掃描期間內(nèi)從存儲塊讀出的圖像數(shù)據(jù)的讀出次數(shù)為RN。在這種情況下，在讀出放大器塊SAB中，沿D2方向排列的讀出放大器(輸出1位圖像數(shù)據(jù)的讀出放大器)的個數(shù)P可表示為P＝(HPN×PDB)/(MBN×RN)。在圖15的情況下，因為HPN＝240、PDB＝18、MBN＝4、RN＝2，所以P＝(240×18)/(4×2)＝540個。另外，個數(shù)P是對應(yīng)有效存儲單元數(shù)的有效讀出放大器數(shù)，而不包括虛擬存儲單元用讀出放大器等不是有效的讀出放大器的個數(shù)。
另外，當(dāng)把讀出放大器塊SAB包括的各讀出放大器在D2方向的寬度(節(jié)距)作為WS時，讀出放大器塊SAB(存儲塊)在D2方向的寬度WSAB可表示為WSAB＝P×WS。然后，當(dāng)存儲塊包含的外圍電路部分在D2方向的寬度為WPC時，電路塊CB1～CBN在D2方向上的寬度WB(最大寬度)也可表示為P×WS≤WB＜(P+PDB)×WS+WPC。
5.4存儲單元圖16(A)表示存儲塊包括的存儲單元(SRAM)的構(gòu)成例。該存儲單元包括傳輸晶體管TRA1、TRA2、負(fù)荷晶體管TRA3、TRA4、驅(qū)動晶體管TRA5、TRA6。一旦字線WL為激活狀態(tài)，傳輸晶體管TRA1、TRA2就變成導(dǎo)通狀態(tài)，于是，就可以向節(jié)點NA1、NA2寫入圖像數(shù)據(jù)、從節(jié)點NA1、NA2讀出圖像數(shù)據(jù)。另外，寫入的圖像數(shù)據(jù)通過由晶體管TRA3～TRA6構(gòu)成的觸發(fā)器電路保持在節(jié)點NA1、NA2。另外，本實施方式的存儲單元并不局限于圖16(A)的構(gòu)成，還可以進(jìn)行變形，例如作為負(fù)荷晶體管TRA3、TRA4使用電阻元件，或增加其他的晶體管等。
圖16(B)、圖16(C)表示存儲單元的布局例。圖16(B)是橫向型單元的布局例，圖16(C)是縱向型單元的布局例。在這里，如圖16(B)所示，橫向型單元在各存儲單元內(nèi)字線WL是比位線BL、XBL還長的單元。另一方面，如圖16(C)所示，縱向型單元在各存儲單元內(nèi)中位線BL、XBL是比字線WL長的單元。另外，圖16(C)的WL是在多晶硅層形成、并連接于傳輸晶體管TRA1、TRA2的局域字線，但還可以設(shè)置用于防止WL的信號延遲和使電位穩(wěn)定的金屬層的字線。
圖17表示當(dāng)使用了作為存儲單元在圖16(B)中所示的橫向型單元的存儲塊、驅(qū)動單元的配置例。另外，圖17表示在驅(qū)動單元、存儲塊中對應(yīng)一個像素的部分的詳細(xì)情況。
如圖17所示，接收一個像素的圖像數(shù)據(jù)的驅(qū)動單元DRC包括R(紅)用、G(綠色)用、B(青)用的數(shù)據(jù)鎖存電路DLATR、DLATG、DLATB。如果鎖存信號LAT(LATa、LATb)為激活，則各數(shù)據(jù)鎖存電路DLATR、DLATG、DLATB鎖存圖像數(shù)據(jù)。另外，驅(qū)動單元DRC包括在圖10(A)中說明的R用、G用、B用的DACR、DACG、DACB。另外，還包括在圖10(B)、圖10(C)中說明的輸出部SQ。
對應(yīng)讀出放大器塊SAB中一個像素的部分包括R用讀出放大器SAR0～SAR5、G用讀出放大器SAG0～SAG5、B用讀出放大器SAB0～SAB5。然后，在讀出放大器SAR0的D1方向側(cè)沿D1方向排列的存儲單元MC的位線BL、XBL連接于SAR0。另外，在讀出放大器SAR1的D1方向側(cè)沿D1方向排列的存儲單元MC的位線BL、XBL連接于SAR1。其他的讀出放大器和存儲單元的關(guān)系也相同。
一旦選擇字線WL1a，就從將傳輸晶體管的柵極連接到WL1a的存儲單元MC向位線BL、XBL讀出圖像數(shù)據(jù)，并進(jìn)行讀出放大器SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的信號放大動作。然后，DLATR鎖存來自SAR0～SAR5的6位R用圖像數(shù)據(jù)D0R～D5R，DACR進(jìn)行鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，輸出部SQ輸出數(shù)據(jù)信號DATAR。另外，DLATG鎖存來自SAG0～SAG5的6位的G用圖像數(shù)據(jù)D0G～D5G，DACG進(jìn)行鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，輸出部SQ輸出數(shù)據(jù)信號DATAG。另外，DLATB鎖存來自SAB0～SAB5的6位的B用圖像數(shù)據(jù)D0B～D5B，DACB進(jìn)行鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，輸出部SQ輸出數(shù)據(jù)信號DATAB。
在圖17的構(gòu)成的情況下，圖14所示的在一個水平掃描期間內(nèi)的圖像數(shù)據(jù)的多次讀出可如以下實現(xiàn)。即在第一水平掃描期間(第一掃描線的選擇期間)內(nèi)，首先選擇字線WL1a，并進(jìn)行圖像數(shù)據(jù)的第一次讀出，如圖14的A5所示，輸出第一次的數(shù)據(jù)信號DATAa。接著，在相同的第一水平掃描期間內(nèi)，選擇字線WL1b，并進(jìn)行圖像數(shù)據(jù)的第二次讀出，如圖14的A6所示，輸出第二次數(shù)據(jù)信號DATAb。另外，在下一個第二水平掃描期間(第二掃描線的選擇期間)內(nèi)，首先選擇字線WL2a，進(jìn)行圖像數(shù)據(jù)的第一次讀出，并輸出第一次數(shù)據(jù)信號DATAa。接著，在相同的第二水平掃描期間內(nèi)，選擇字線W12b，并進(jìn)行圖像數(shù)據(jù)的第二次讀出，并輸出第二次數(shù)據(jù)信號DATAb。這樣，當(dāng)采用橫向型單元時，在一個水平掃描期間內(nèi)選擇存儲塊中不同的多條字線(WL1a、WL1b)，所以，可以實現(xiàn)在一個水平掃描期間的多次讀出。
圖18表示作為存儲單元采用圖16(C)所示的縱向型單元時的存儲塊、驅(qū)動單元的配置例。在縱向型單元中，可使D2方向的寬度比橫向型單元短。因此，在D2方向上的存儲單元的個數(shù)與橫向型單元相比可以做成2倍。而且，在縱向型單元中，利用列選擇信號COLa、COLb，切換連接于各讀出放大器的存儲單元列。
例如在圖18中，一旦列選擇信號COLa為激活狀態(tài)，就選擇讀出放大器SAR0～SAR5在D1方向側(cè)的存儲單元MC中的列Ca側(cè)的存儲單元MC，并連接于讀出放大器SAR0～SAR5。然后，將存儲在這些被選擇的存儲單元MC內(nèi)的圖像數(shù)據(jù)的信號放大，并作為D0R～D5R輸出。另一方面，一旦列選擇信號COLb為激活狀態(tài)，就選擇讀出放大器SAR0～SAR5在D1方向側(cè)的存儲單元MC中的列Cb側(cè)的存儲單元MC，并連接于讀出放大器SAR0～SAR5。然后，將儲存在這些被選擇的存儲單元MC內(nèi)的圖像數(shù)據(jù)的信號放大，并作為D0R～D5R輸出。其他連接于讀出放大器的存儲單元的圖像數(shù)據(jù)的讀出也相同。
然后在圖18的構(gòu)成的情況下，在圖14所示一個水平掃描期間內(nèi)的圖像數(shù)據(jù)的多次讀出可如以下實現(xiàn)。即在第一水平掃描期間內(nèi)，首先選擇字線WL1，使列選擇信號COLa激活，并進(jìn)行圖像數(shù)據(jù)的第一次讀出，如圖14的A5所示，輸出第一次數(shù)據(jù)信號DATAa。接著，在相同的第一水平掃描期間內(nèi)選擇相同的字線WL1，使列選擇信號COLb激活，并進(jìn)行圖像數(shù)據(jù)的第二次讀出，如圖14的A6所示，輸出第二次數(shù)據(jù)信號DATAb。另外，在下一個第二水平掃描期間內(nèi)，選擇字線WL2，使列選擇信號COLa激活，并進(jìn)行圖像數(shù)據(jù)的一次讀出，并輸出第一次數(shù)據(jù)信號DATAa。接著，在相同的第二水平掃描期間內(nèi)，選擇相同的字線WL2，使列選擇信號COLb激活，進(jìn)行圖像數(shù)據(jù)的第二次讀出，并輸出第二次數(shù)據(jù)信號DATAb。這樣，在縱向型單元時，在存儲塊內(nèi)，在一個水平掃描期間內(nèi)多次選擇相同的字線，故可實現(xiàn)在一個水平掃描期間內(nèi)的多次讀出。
另外，驅(qū)動單元DRC的構(gòu)成、配置不局限于圖17、圖18，可進(jìn)行各種變形。例如以低溫多晶硅TFT用的顯示驅(qū)動器等，如圖10(C)所示，將R用、G用、B用的數(shù)據(jù)信號多路傳輸并傳送給顯示面板的情況下，采用一個共用的DAC，可進(jìn)行R用、G用、B用的圖像數(shù)據(jù)(一個像素的圖像數(shù)據(jù))的D/A轉(zhuǎn)換。因此，在這種情況下，驅(qū)動單元DRC包括一個圖10(A)的構(gòu)成的共用的DAC就可以了。另外，在圖17、圖18中，R用的電路(DLATR、DACR)、G用的電路(DLATG、DACG)、B用的電路(DLATB、DACB)，沿著D2(D4)方向配置。然而，也可以沿著D1(D3)方向配置R用、G用、B用的電路。
5.5存儲塊在圖19(A)、(B)中示出了存儲塊MB的布局配置例。圖19(A)為在圖16(B)、圖17所說明的橫向型單元時的配置例。
MPU/LCD行地址譯碼器RD進(jìn)行主機存取時的字線選擇控制和數(shù)據(jù)驅(qū)動塊(LCD)輸出時的字線選擇控制。在此，所謂的主機存取時為，或從主機(MPU、基帶引擎、圖像處理控制器)向存儲單元陣列MA寫入圖像數(shù)據(jù)，或通過主機從存儲單元陣列MA讀出圖像數(shù)據(jù)。并且，數(shù)據(jù)驅(qū)動塊輸出時是指從存儲單元陣列MA讀出圖像數(shù)據(jù)，并輸出至數(shù)據(jù)驅(qū)動塊的情況。讀出放大器塊SAB在數(shù)據(jù)驅(qū)動塊輸出時，放大從存儲單元陣列MA讀出的圖像數(shù)據(jù)的信號，并將圖像數(shù)據(jù)輸出至數(shù)據(jù)驅(qū)動塊。MPU寫/讀電路WR在主機存取時，或向作為存取對象的存儲單元陣列MA中的的存儲單元(存取區(qū)域)寫入圖像數(shù)據(jù)，或控制圖像數(shù)據(jù)的讀出。該MPU寫/讀電路WR可以包括用于讀出圖像數(shù)據(jù)的讀出放大器。MPU列地址譯碼器CD在主機存取時，進(jìn)行對應(yīng)于作為存取對象的存儲單元的位線的選擇控制?？刂齐娐稢C進(jìn)行存儲塊MB內(nèi)的各電路塊的控制。
圖19(B)為在圖16(C)、圖18進(jìn)行說明的縱向型單元時的配置例。在圖19中，存儲單元陣列包括第一存儲單元陣列MA1和第二存儲單元陣列MA2。并且，對應(yīng)第一存儲單元陣列MA1設(shè)置有讀出放大器塊SAB1、MPU寫/讀電路WR1、MPU列地址譯碼器CD1，對應(yīng)第二存儲單元陣列MA2設(shè)置有讀出放大器塊SAB2、MPU寫/讀數(shù)據(jù)電路WR2、MPU列地址譯碼器CD2。
并且，在圖19(B)中，存儲單元陣列MA1和MA2之間設(shè)置有MPU/LCD行地址譯碼器RD(廣義地講為行地址譯碼器)。具體地說，在存儲單元陣列MA1的D2方向側(cè)配置有MPU/LCD行地址譯碼器RD，并在MPU/LCD行地址譯碼器RD的D2方向側(cè)配置有存儲單元陣列MA2。
在圖18的縱向型單元的存儲器中，與圖17的橫向型單元的存儲塊相比較，在D2方向上的存儲單元數(shù)量(不包括模擬存儲單元等的數(shù)量的有效存儲單元數(shù)量)為2倍。因此，在縱向型單元的存儲器中，不施行任何辦法，則發(fā)生或增大字線的寄生容量(柵極容量)，或增大字線的信號延遲，或擴大電力消耗等問題。
這一點，根據(jù)圖19(B)的配置方法，則存儲單元陣列被分割為MA1和MA2。因此，與未分割存儲單元陣列的方法相比較，可以降低寄生于存儲單元陣列MA1、MA2的各自的字線WL的寄生容量，從而可以抑制字線WL上的信號延遲或耗電的增加。因此，可以實現(xiàn)從存儲器讀出圖像數(shù)據(jù)的速度的高速化或裝置的低耗電化。
并且，本實施方式中，MPU/LCD行地址譯碼器RD由主機側(cè)進(jìn)行存取時，進(jìn)行存儲單元陣列MA1、MA2的任意一方的字線的選擇。并且，在向數(shù)據(jù)驅(qū)動塊輸出圖像數(shù)據(jù)時，進(jìn)行存儲單元陣列MA1、MA2雙方的字線的選擇。
例如，在圖20(A)示出了MPU/LCD行地址譯碼器RD的構(gòu)成例。MPU/LCD行地址譯碼器RD與字線WL1-1、WL1-2(WL1)相對應(yīng)地設(shè)置有“與”電路AND10、AND11、AND12。并且，與字線WL2-1、WL2-2(WL2)相對應(yīng)地設(shè)置有“與”電路AND20、AND21、AND22，與字線WL3-1、WL3-2(WL3)相對應(yīng)地設(shè)置有“與”電路AND30、AND31、AND32。對應(yīng)其他的字線也設(shè)置有同樣的“與”電路(“與”電路、譯碼器用“與”電路)。此外，可以將AND11、AND21、AND31、AND12、AND22、AND32設(shè)置在存儲單元陣列MA1、MA2側(cè)。
向AND10、AND20、AND30輸入字線地址信號WAD(字線地址總線)。并且，通過字線地址信號WAD字線WL1-1、WL1-2被選擇時，節(jié)點NB1的邏輯電平成為“1”，字線WL2-1、WL2-2被選擇時，節(jié)點NB2的邏輯電平成為“1”，字線WL3-1、WL3-2被選擇時，節(jié)點NB3的邏輯電平成為“1”。
并且，在AND11、AND21、AND31的一方的輸入上分別連接有NB1、NB2、NB3，在其他輸入上輸入信號R0。并且，在AND12、AND22、AND32的一方的輸入上分別連接有節(jié)點NB1、NB2、NB3，向其他輸入輸入信號/R0。
在此，如圖20(B)所示，在由主機進(jìn)行存取時，信號R0和信號/R0為不同的邏輯電平(信號電平)，設(shè)定成排他性的邏輯理電平。具體地說，在由主機側(cè)進(jìn)行向存儲單元陣列MA1的存取時，R0＝“1”、/R0＝“0”。由此，MA2側(cè)的AND12、AND22、AND32的輸出被固定為“0”。因此，節(jié)點NB1、NB2或NB3的邏輯電平為“1”時，不選擇存儲單元陣列MA2的字線WL1-2、WL2-2、WL3-2，只選擇存儲單元陣列MA1的字線WL1-1、WL2-1、WL3-1。
并且，在由主機側(cè)向存儲單元陣列MA2進(jìn)行存取時，R0＝“0”、/R0＝“1”。由此，MA1側(cè)的AND11、AND21、AND31的輸出被固定為“0”。因此，節(jié)點NB1、NB2或NB3的邏輯電平為“1”時，不選擇存儲單元陣列MA1的字線WL1-1、WL2-1、WL3-1，只選擇存儲單元陣列MA2的字線WL1-2、WL2-2、WL3-2。
另一方面，在向數(shù)據(jù)驅(qū)動塊DB輸出圖像數(shù)據(jù)時，R0＝/R0＝“1”。因此，節(jié)點NB1、NB2或NB3的邏輯電平為“1”時，選擇存儲單元陣列MA1的字線WL1-1、WL2-1、WL3-1和存儲單元陣列MA2的字線WL1-2、WL2-2、WL3-2雙方。
如此，根據(jù)圖19(B)的構(gòu)成，在主機存取時，只選擇成為存取對象的存儲單元陣列的字線，因此，與每次選擇雙方的存儲單元陣列的字線方法相比較，可以降低字線上的信號延遲或電力消耗。
此外，在圖21(A)、(B)中，如圖5(A)所示，線對稱地配置存儲塊、數(shù)據(jù)驅(qū)動塊時的存儲塊的布局配置例。圖21(A)為橫向型單元的配置例，圖21(B)為縱向型單元的配置例。在圖21(A)、(B)中，與圖19(A)、(B)不同，在兩個存儲塊MB 1、MB2MPU間共用列地址譯碼器CD、CD1、CD2，從而可以實現(xiàn)電路的小規(guī)?；?br> 6.電子設(shè)備包括本實施例的集成電路裝置10的電子設(shè)備(電光裝置)的例子示于圖22(A)、圖22(B)。而且，電子設(shè)備還可以包括圖22(A)、(B)所示以外的構(gòu)成部件(比如照相機、操作部或電源等)。而且，本實施例的電子設(shè)備并不限定在便攜式電話機，數(shù)碼相機、PDA、電子記事本、電子詞典、投影儀、背投電視機或者便攜式信息終端等等均可。
在圖22(A)、圖22(B)中，主機設(shè)備410比如是MPU(MicroProcessor Unit，微處理單元)、基帶引擎(基帶處理器)等。該主機設(shè)備410進(jìn)行顯示驅(qū)動器即集成電路裝置10的控制?；蛘撸部梢赃M(jìn)行作為應(yīng)用引擎和基帶引擎的處理、以及壓縮、擴展、校準(zhǔn)等的作為圖像引擎的處理。另外，圖22(B)的圖像處理控制器420則代替主機設(shè)備410，進(jìn)行壓縮、擴展、校準(zhǔn)等作為圖像引擎的處理。
顯示面板400包括多條數(shù)據(jù)線(源極線)、多條掃描線(柵極線)、以及由數(shù)據(jù)線及掃描線確定的多個像素。而且，通過改變各個像素區(qū)域的電學(xué)元件(狹義的是液晶元件)的光學(xué)特性來實現(xiàn)顯示動作。該顯示面板400可以由采用TFT、TFD等開關(guān)元件的有源矩陣方式的面板的構(gòu)成。而且，顯示面板400也可以是有源矩陣方式以外的面板，也可以是液晶面板以外的面板。
在圖22(A)的情況下，作為集成電路裝置10，可以用存儲器內(nèi)置型的集成電路裝置。亦即，在此情況下，集成電路裝置10把來自主機410的圖像數(shù)據(jù)暫時寫入內(nèi)置存儲器，并且從內(nèi)置存儲器讀出被寫入的圖像數(shù)據(jù)，用于驅(qū)動顯示面板。另一方面，在圖22(B)的情況下，作為集成電路裝置10可以用存儲器非內(nèi)置的存儲器。亦即，在此情況下，來自主機410的圖像數(shù)據(jù)被寫入圖像處理控制器420的內(nèi)置存儲器中。而且，集成電路裝置10在圖像處理控制器420的控制下驅(qū)動顯示面板400。
7.變形例7.1緩沖電路、沿行地址譯碼器的D1方向的配置在圖23(A)中，數(shù)據(jù)驅(qū)動塊DB包括數(shù)據(jù)驅(qū)動器DR和緩沖電路BF，該數(shù)據(jù)驅(qū)動器DR接受來自存儲塊MB的圖像數(shù)據(jù)，并驅(qū)動數(shù)據(jù)線，緩沖電路BF緩存來自邏輯電路塊LB的驅(qū)動器控制信號(鎖存信號、DAC控制信號、輸出控制信號)，并輸出至數(shù)據(jù)驅(qū)動器DR。存儲塊MB包括存儲圖像數(shù)據(jù)的存儲單元陣列MA和選擇存儲單元陣列MA的字線的行地址譯碼器RD。
在圖23(A)中，沿D2方向配置緩沖電路BF和數(shù)據(jù)驅(qū)動器DR，沿D2方向還配置行地址譯碼器RD和存儲單元陣列MA。此外，沿D1方向配置緩沖電路BF和行地址譯碼器RD。具體地說，沿D1方向鄰接配置緩沖電路BF和行地址譯碼器RD。
在本實施方式中，為了實現(xiàn)細(xì)長的集成電路裝置，所以，沿D1方向配置數(shù)據(jù)驅(qū)動器DR和存儲單元陣列MA。并且，數(shù)據(jù)驅(qū)動器DR接受來自存儲單元陣列MA的圖像數(shù)據(jù)，進(jìn)行D/A轉(zhuǎn)換等，并通過配置在D2方向側(cè)的焊盤向顯示面板的數(shù)據(jù)線輸出數(shù)據(jù)信號。因此，在D2方向上的數(shù)據(jù)驅(qū)動器DR的寬度WDR和D2方向上的存儲單元陣列MA的寬度WMA幾乎相同。即，這些寬度WDR和WMA不同，則需要用于收入存儲單元陣列MA的輸出線的節(jié)距和數(shù)據(jù)驅(qū)動器DR的輸入線的配線區(qū)。其結(jié)果，數(shù)據(jù)驅(qū)動塊DB以及存儲塊MB的D1方向上的寬度大幅擴大，導(dǎo)致集成電路裝置的大規(guī)?；?。
另一方面，在圖23(A)中，沿D1方向配置數(shù)據(jù)驅(qū)動器DR和存儲單元陣列MA，因此，圖像數(shù)據(jù)的信號的流向為沿D1(D3)方向。因此，沿D1方向進(jìn)行存儲單元陣列MA的位線BL的配線，沿D2方向進(jìn)行正交于位線BL的字線WL的配線。從而，選擇這些字線WL的行地址譯碼器RD與存儲單元陣列MA鄰接配置，使該行地址譯碼器RD的長邊方向沿D1方向。
并且，如前述，沿D2方向上的數(shù)據(jù)驅(qū)動器DR的寬度WDR和沿D2方向上的存儲單元陣列MA的寬度WMA幾乎相等，因此，將行地址譯碼器RD鄰接配置在存儲單元陣列MA的D4方向，則行地址譯碼器RD的D3方向側(cè)的區(qū)域有可能成為無用的空白區(qū)域。
在圖23(A)中，沿D1方向配置緩沖電路BF和行地址譯碼器RD。這樣一來，可以有效地利用行地址譯碼器RD的D3方向側(cè)的空白區(qū)域，從而可以提高布局效率。
并且，為了對數(shù)據(jù)驅(qū)動器DR進(jìn)行控制，有必要向其供給來自邏輯電路塊LB的驅(qū)動器控制信號。此時，根據(jù)圖23(A)的配置，可以通過行地址譯碼器RD的上方從邏輯電路塊LB向緩沖電路BF幾乎成為直線地配置驅(qū)動器控制信號線，所以，可以提高配線效率。
即，如后述，在數(shù)據(jù)驅(qū)動器DR上矩陣配置有多個子像素驅(qū)動單元，并在這些子像素驅(qū)動單元上配線有沿D1方向的多個信號線。并且，在存儲單元陣列MA和數(shù)據(jù)驅(qū)動器DR之間，進(jìn)行沿D1方向的多個圖像數(shù)據(jù)供給線配線。從而，從邏輯電路塊LB通過存儲單元陣列MA的上方預(yù)將驅(qū)動器控制信號配線在數(shù)據(jù)驅(qū)動器DR，則沿D1方向的配線的條數(shù)增大，從而顯著降低配線效率。并且，驅(qū)動器控制信號配線在存儲單元陣列MA的上方，則驅(qū)動器控制信號引起的雜音通過耦合電容傳至存儲單元陣列MA的位線BL，從而導(dǎo)致讀出放大器的錯誤的輸出等問題。
這一點，根據(jù)圖23(A)的配置，驅(qū)動器控制信號線并未配線在存儲單元陣列MA和數(shù)據(jù)驅(qū)動器DR的界線之上，而是通過行地址譯碼器RD的上方，配線在緩沖電路BF上。從而，可以防止存儲單元陣列MA和數(shù)據(jù)驅(qū)動器DR的界線上的配線效率的降低。并且，由緩沖電路BF緩沖的驅(qū)動器控制信號的供給線從緩沖電路BF到數(shù)據(jù)驅(qū)動器DR之上沿D2方向配線。因此，在數(shù)據(jù)驅(qū)動器DR上，子像素驅(qū)動單元之內(nèi)的沿D1方向的信號線與驅(qū)動器控制信號的供給線正交配線，從而可以提高配線效率。并且，驅(qū)動器控制信號未配線在存儲單元陣列MA之上，所以，可以防止讀出放大器的錯誤輸出等。
此外，行地址譯碼器RD、緩沖電路BF的配置并不限定于圖23(A)，可以有各種變形實施。例如，在圖23(B)中，存儲塊MB包括沿D2方向配置的第一、第二存儲單元陣列MA1、MA2，行地址譯碼器RD配置在存儲單元陣列MA1、MA2之間。此外，該行地址譯碼器RD和緩沖電路BF沿D1方向配置。即，緩沖電路BF配置在數(shù)據(jù)驅(qū)動器DR1、DR2之間，該緩沖電路BF和行地址譯碼器RD沿D1方向鄰接配置。
7.2全局配線方法為了縮小集成電路裝置的D2方向上的寬度，則有必要高效率地進(jìn)行沿D1方向配置的電路塊之間的信號線、電源線的配線。為此，在本實施方式中，利用全局配線的方法進(jìn)行電路之間的信號線、電源線的配線。具體地說，該全局配線方法中，在圖3的第一至第N的電路塊CB1至CBN中的相鄰接的電路塊之間，形成在比第I(I為大于等于3的整數(shù))層下層的配線層(例如，第一至第四鋁配線層ALA、ALB、ALC、ALD)的局域線作為信號線或電源線而配線。另一方面，在第一至第N電路塊CB1至CBN中的未相鄰接的電路塊之間，形成在第I層以上的配線層(例如，第五鋁配線層ALE)的全局線作為信號線或電源線沿D1方向配線在介于未相鄰接的電路塊之間的電路塊之上。
在圖24示出了全局線的配線例。在圖24中，驅(qū)動器用全局線GLD在緩沖電路BF1至BF3、行地址譯碼器RD1至RD3上進(jìn)行配線，其中，驅(qū)動器用全局線GLD是用于向數(shù)據(jù)驅(qū)動塊DB1至DB3供給來自邏輯電路塊LB的驅(qū)動器控制信號。即，形成在頂層金屬的第五鋁配線層ALE上的驅(qū)動器用全局線GLD，在從邏輯電路塊LB到緩沖電路BF1至BF3以及行地址譯碼器RD1至RD3之上，沿D1方向幾乎成一條直線進(jìn)行配線。之后，通過這些驅(qū)動器用全局線GLD供給的驅(qū)動器控制信號，在緩沖電路BF1至BF3被緩沖，并輸入至配置在緩沖電路BF1至BF3的D2方向側(cè)的數(shù)據(jù)驅(qū)動器DR1至DR3。
并且，在圖24中，沿D1方向配線用于向存儲塊MB1至MB3供給來自邏輯電路塊LB的至少寫數(shù)據(jù)信號(或，地址信號、存儲器控制信號)的存儲器用全局線GLM。即，形成在第五鋁配線層ALE上的存儲器用全局線GLM配線在從行地址譯碼器LB沿D1方向配置。
更加具體地是，在圖24中，與存儲塊MB1至MB3相對應(yīng)地配置有轉(zhuǎn)發(fā)塊RP1至RP3。這些轉(zhuǎn)發(fā)塊RP1至RP3包括緩沖器，該緩沖器緩沖來自邏輯電路LB的至少寫數(shù)據(jù)信號(或地址信號、存儲器控制信號)并向存儲塊MB1至MB3輸出。并且，如圖24所示，沿D1方向鄰接配置有存儲塊MB1至MB3和轉(zhuǎn)發(fā)塊RP1至RP3。
例如，在利用存儲器用全局線GLM向存儲塊MB1至MB3供給來自邏輯電路塊LB的寫數(shù)據(jù)信號、地址信號、存儲器控制信號時，不緩存這些信號，則信號的上升波形或下降波形變平緩。其結(jié)果，或者向存儲塊MB1至MB3寫入數(shù)據(jù)的時間變長，或者發(fā)生寫入錯誤。
對此，如圖24所示，將轉(zhuǎn)發(fā)塊RP1至RP3鄰接配置在各存儲塊MB1至MB3的例如D1方向側(cè)，則這些寫數(shù)據(jù)信號、地址信號、存儲器控制信號就由轉(zhuǎn)發(fā)塊RP1至RP3緩存并輸入至各存儲塊MB1至MB3。其結(jié)果，可以降低信號的上升波形或下降波形變平緩的程度，可以實現(xiàn)向存儲塊MB1至MB3的適宜的數(shù)據(jù)寫入。
并且，在圖24中，集成電路裝置包括生成灰階電壓的灰階電壓生成電路塊GB。并且，沿D1方向進(jìn)行灰階用全局線GLG的配線，該灰階用全局線GLG的配線用于向數(shù)據(jù)驅(qū)動塊DB1至DB3供給來自灰階電壓生成電路塊GB的灰階電壓。即，形成在第五鋁配線層ALE上的灰階用全局線GLD從邏輯電路塊LB沿D1方向配線。在各數(shù)據(jù)驅(qū)動器DR1至DR3中，沿D2方向配線有灰階電壓供給線GSL1至GSL3，該灰階電壓供給線GSL1至GSL3用于向數(shù)據(jù)驅(qū)動器DR1至DR3供給來自灰階用全局線GLG的灰階電壓。具體地說，灰階電壓供給線GSL1至GSL3橫越后述的多個子像素驅(qū)動單元，沿D2方向配線在各子像素驅(qū)動單元的D/A轉(zhuǎn)換器之上。
并且，在本實施方式中，如圖24所示，在灰階用全局線GLM和驅(qū)動器用全局線GLD之間，沿D1方向配線有存儲器用全局線GLM。
即，如圖24所示，在本實施方式中，沿D1方向配置有緩沖電路BF1至BF3和行地址譯碼器RD1至RD3。并且，從邏輯電路塊LB通過這些緩沖電路BF1至BF3、行地址譯碼器RD1至RD3之上，沿D1方向配線驅(qū)動器用全局線GLD，從而如前面所述可以提高配線效率。
并且，有必要向數(shù)據(jù)驅(qū)動器DR1至DR3供給來自灰階電壓生成電路塊GB的灰階電壓，因此，沿D 1方向配線灰階用全局線GLG。
另一方面，由存儲器用全局線GLM向行地址譯碼器RD1至RD3供給存儲器控制信號等。因此，優(yōu)選在行地址譯碼器RD1至RD3的附近配線存儲器用全局線GLM。
這一點，在圖24中，存儲器用全局線GLM配線在灰階用全局線GLG和驅(qū)動器用全局線GLD之間。所以，可以利用短路徑向行地址譯碼器RD1至RD3供給來自存儲器用全局線GLM的地址信號、存儲器信號等。并且，在該存儲器用全局線GLM的上側(cè)沿D1方向幾乎成直線地配線灰階用全局線GLG。因此，可以利用一層的鋁配線層ALE，沒有交叉地配線全局線GLG、GLM、GLD，從而可以提高配線效率。
此外，在如圖23(B)配置時，可以僅在驅(qū)動器用全局線GLD的上側(cè)以及下側(cè)的一方配線灰階用全局線GLG、存儲器用全局線GLM，也可以在驅(qū)動器用全局線GLD的上側(cè)以及下側(cè)的雙側(cè)配線灰階用全局線GLG、存儲器用全局線GLM。
7.3轉(zhuǎn)發(fā)塊在圖25示出了轉(zhuǎn)發(fā)塊的構(gòu)成例。在圖25中，來自邏輯電路塊LB的寫數(shù)據(jù)信號(WD0、WD1…)被由兩個換流器構(gòu)成的緩沖器BFA1、BFA2…緩存，并輸出至下一級的轉(zhuǎn)發(fā)塊。具體地，在圖5(B)中，從配置在存儲塊MB4的D1方向側(cè)的轉(zhuǎn)發(fā)塊向配置在存儲塊MB3的D1方向側(cè)的下一級轉(zhuǎn)發(fā)塊輸出被緩存的信號。并且，來自邏輯電路塊LB的寫數(shù)據(jù)信號由緩沖器BFB1、BFB2…緩存，并輸出至存儲塊。具體地，在圖5(B)中，從配置在存儲塊MB4的D1方向側(cè)的轉(zhuǎn)發(fā)塊向存儲塊MB4輸出被緩存的信號。如上所述，根據(jù)本實施方式，對寫數(shù)據(jù)信號，不僅設(shè)置有用于向下一級的存儲塊輸出的緩沖器BFA1、BFA2…，還設(shè)置有各存儲塊用緩沖器BFB1、BFB2…。這樣，可以有效防止存儲塊的存儲單元的寄生容量引起的寫數(shù)據(jù)信號的波形變平緩、寫入時間變長或發(fā)生寫入錯誤等問題的發(fā)生。
并且，來自邏輯電路塊LB的地址信號(CPU列地址、CPU行地址、LCD行地址等)由緩沖器BFC1…進(jìn)行緩存，并輸出至存儲塊以及下一級的轉(zhuǎn)發(fā)塊。并且，來自邏輯電路塊LB的存儲器控制信號(讀/寫轉(zhuǎn)換信號、CPU使能信號、存儲體選擇信號等)由緩沖器BFD1…進(jìn)行緩存，并輸出至存儲塊以及下一級的轉(zhuǎn)發(fā)塊。
并且，在圖25的轉(zhuǎn)發(fā)塊中，還設(shè)置有來自存儲塊的讀數(shù)據(jù)信號用緩沖器。具體地，存儲體選擇信號BANKM為激活(H電平)，其存儲塊(第一至第I存儲塊中的第J存儲塊)被選擇時，來自該存儲塊(第J存儲塊)的讀數(shù)據(jù)信號由與該存儲塊相對應(yīng)的轉(zhuǎn)發(fā)塊的緩沖器BFE1、BFE2…緩沖，并輸出至讀數(shù)據(jù)線RD0L、RD1L…。另一方面，存儲體選擇信號BANKM為非激活狀態(tài)(L電平)，其存儲塊(第J存儲塊)沒有被選擇時，與該存儲塊相對應(yīng)的轉(zhuǎn)發(fā)塊的緩沖器BFE1、BFE2…的輸出狀態(tài)設(shè)定成高阻抗?fàn)顟B(tài)。由此，可以適當(dāng)?shù)叵蜻壿嬰娐穳KLB輸出來自存儲體選擇信號為激活狀態(tài)的其他存儲塊的讀數(shù)據(jù)信號。此外，在本實施方式中，由主機側(cè)進(jìn)行存取時，對應(yīng)于存取區(qū)域的存儲塊被選擇，并只選擇該存儲塊的字線WL。由此，從被選擇的存儲塊通過轉(zhuǎn)發(fā)塊，向讀數(shù)據(jù)線RD0L、RD1L…輸出讀數(shù)據(jù)信號。
7.4子像素驅(qū)動單元的配置圖26是表示子像素驅(qū)動單元的配置例子。在圖26中，數(shù)據(jù)驅(qū)動塊包括多個子像素驅(qū)動單元SDC1～SDC180，該子像素驅(qū)動單元SDC1～SDC180輸出分別對應(yīng)一個子像素的圖像數(shù)據(jù)的數(shù)據(jù)信號的多個子像素驅(qū)動單元SDC1～SDC180。即在沿D1方向(沿子像素驅(qū)動單元的長邊方向)配置多個子像素驅(qū)動單元的同時，沿著與D1方向垂直的D2方向配置多個子像素驅(qū)動單元。然后，用于將數(shù)據(jù)驅(qū)動塊的輸出線和顯示面板的數(shù)據(jù)線進(jìn)行電連接的數(shù)據(jù)驅(qū)動器用焊盤配置在數(shù)據(jù)驅(qū)動塊的D2方向側(cè)。而且，數(shù)據(jù)驅(qū)動器用焊盤也配置在存儲塊的D2方向側(cè)。
例如，圖15的數(shù)據(jù)驅(qū)動器DRa的驅(qū)動單元DRC1可由圖26的子像素驅(qū)動單元SDC1、SDC2、SDC3構(gòu)成。在這里，SDC1、SDC2、SDC3是各R(紅)用、G(綠色)用、B(青)用子像素驅(qū)動單元，從存儲塊輸入對應(yīng)第一個數(shù)據(jù)信號的R、G、B的圖像數(shù)據(jù)(R1、G1、B1)。然后，子像素驅(qū)動單元SDC1、SDC2、SDC3，進(jìn)行這些圖像數(shù)據(jù)(R1、G1、B1)的D/A轉(zhuǎn)換，將第一個R、G、B的數(shù)據(jù)信號(數(shù)據(jù)電壓)輸出到對應(yīng)第一個數(shù)據(jù)線的R、G、B用焊盤。
同樣，驅(qū)動單元DRC2由R用、G用、B用子像素驅(qū)動單元SDC4、SDC5、SDC6構(gòu)成，從存儲塊輸入對應(yīng)第二個數(shù)據(jù)信號的R、G、B像素圖像數(shù)據(jù)(R2、G2、B2)。然后，子像素驅(qū)動單元SDC4、SDC5、SDC6進(jìn)行這些圖像數(shù)據(jù)(R2、G2、B2)的D/A轉(zhuǎn)換，將第二個R、G、B的數(shù)據(jù)信號(數(shù)據(jù)電壓)輸出到對應(yīng)第二條數(shù)據(jù)線的R、G、B用焊盤。其他的子像素驅(qū)動單元也相同。
而且，子像素數(shù)不局限于3個，也可以是大于等于4個。而且，子像素驅(qū)動單元的配置也不局限于圖26，比如也可以沿著D2方向堆棧配置R用、G用、B用子像素驅(qū)動單元。
7.5讀出放大器、存儲單元的配置圖27是表示讀出放大器、存儲單元配置的例子。對應(yīng)讀出放大器塊內(nèi)的一個像素部分包括R用讀出放大器SAR0～SAR5、G用讀出放大器SAG0～SAG5、B用讀出放大器SAB0～SAB5。而且，在圖27中，兩個(廣義為多個)讀出放大器(及緩沖器)在D1方向上堆棧配置。然后，在堆棧配置的第一、第二讀出放大器SAR0、SAR1的D1方向側(cè)沿D1方向排列的兩行存儲單元列(縱向型單元)內(nèi)，上側(cè)的行的存儲單元列的位線例如連接于第一讀出放大器SAR0，下側(cè)的行的存儲單元列的位線例如連接于第二讀出放大器SAR1。然后，第一、第二讀出放大器SAR0、SAR1將從存儲單元讀出的圖像數(shù)據(jù)進(jìn)行信號放大，由此，從SAR0、SAR1輸出兩位圖像數(shù)據(jù)。關(guān)于其他讀出放大器和存儲單元的關(guān)系也相同。
在圖27的情況下，在一個水平掃描期間內(nèi)的圖像數(shù)據(jù)的多次讀出可如下述實現(xiàn)。即在第一水平掃描期間(第一掃描線的選擇期間)內(nèi)，首先選擇字線WL1a，然后進(jìn)行圖像數(shù)據(jù)的第一次讀出，并輸出第一次數(shù)據(jù)信號DATAa。在這種情況下，來自讀出放大器SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B圖像數(shù)據(jù)分別輸入到子像素驅(qū)動單元SDC1、SDC2、SDC3。接著，同樣，在第一水平掃描期間內(nèi)選擇字線WL1b，然后進(jìn)行圖像數(shù)據(jù)的第二次讀出，并輸出第二次數(shù)據(jù)信號DATAb。在這種情況下，來自讀出放大器SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B圖像數(shù)據(jù)分別輸入到子像素驅(qū)動單元SDC91、SDC92、SDC93。
7.6排列替換配線區(qū)在本實施方式中，可將用于把子像素驅(qū)動單元(驅(qū)動單元)的輸出信號引出線的排列順序進(jìn)行排列替換的排列替換配線區(qū)設(shè)置在子像素驅(qū)動單元(驅(qū)動單元)的配置區(qū)域內(nèi)。這樣可將配線層的切換控制在最小限度，所以，可縮小數(shù)據(jù)驅(qū)動塊和焊盤之間的配線區(qū)在D2方向上的寬度，從而可實現(xiàn)纖長的細(xì)長集成電路基片。
例如圖28的E1、E2所示，子像素驅(qū)動單元的輸出信號(數(shù)據(jù)信號)的引出線例如沿D2方向(縱方向)配線。這些引出線是用于從數(shù)據(jù)驅(qū)動塊引出子像素驅(qū)動單元的輸出信號的線，例如通過第四層的鋁配線層ALD形成。而且，在圖28中，用于連接子像素驅(qū)動單元的輸出線和顯示面板的數(shù)據(jù)線的焊盤P1、P2、P3…配置在數(shù)據(jù)驅(qū)動塊及存儲塊的D2方向側(cè)。
而且，在圖28中，將用于將這些引出線的排列順序進(jìn)行排列替換的排列替換配線區(qū)(第一、第二排列替換配線區(qū))設(shè)置在子像素驅(qū)動單元的配置區(qū)域。具體來說，排列替換配線區(qū)形成于作為子像素驅(qū)動單元內(nèi)的本地線的第一、第二層的鋁配線層ALA、ALB的上層區(qū)域。然后，在該排列替換配線區(qū)中，以與焊盤排列順序?qū)?yīng)的順序，進(jìn)行引出線排列順序的排列替換。在這里的所謂與焊盤的排列順序?qū)?yīng)的排列替換，既可以是焊盤的排列順序，也可以是按所定的規(guī)則變更焊盤排列順序的順序。而且，排列替換配線區(qū)是由E1、E2所示的引出線、后述的E6～E9的引出位置變更線而形成的配線區(qū)。
例如在圖28中，其單元號碼不為3的倍數(shù)(廣義上為J的倍數(shù)。J為大于等于2的整數(shù))的子像素驅(qū)動單元SDC1、SDC2、SDC4、SDC5、SDC7、SDC8…屬于第一組，其單元號碼為3的倍數(shù)的子像素驅(qū)動單元SDC3、SDC6、SDC9…屬于第二組。
E1所示的第一組引出線是屬于第一組的子像素驅(qū)動單元SDC1、SDC2、SDC4、SDC5、SDC7、SDC8的…輸出信號的引出線。在第一排列替換配線區(qū)中，對該E1所示的第一組引出線的排列順序進(jìn)行排列替換。具體來說，在第一排列替換配線區(qū)中，引出線的排列順序被排列替換成焊盤P1、P2、P4、P5、P7、P8…的順序。即以去除其焊盤號碼為3的倍數(shù)的焊盤的焊盤排列順序，進(jìn)行引出線排列順序的排列替換。由此，在數(shù)據(jù)驅(qū)動塊的D2方向側(cè)的邊界(引出端口)上，以SDC1、SDC2、SDC4、SDC5、SDC7、SDC8的…順序，對子像素驅(qū)動單元的輸出線的引出線進(jìn)行排列替換并排列。
另一方面，E2所示的第二組引出線是屬于第二組的子像素驅(qū)動單元SDC3、SDC6、SDC9…的輸出信號引出線。在第二排列替換配線區(qū)中，對該E2所示的第二組引出線的排列順序進(jìn)行排列替換。具體來說，在第二排列替換配線區(qū)中，將引出線排列順序排列替換成焊盤P3、P6、P9…的順序。即以其焊盤號碼為3的倍數(shù)的焊盤的排列順序，進(jìn)行引出線排列順序的排列替換。由此，在數(shù)據(jù)驅(qū)動塊的D2方向側(cè)的邊界(引出端口)上，以SDC3、SDC6、SDC9…的順序，對子像素驅(qū)動單元的輸出線的引出線進(jìn)行排列替換后排列。
這樣，只要在子像素驅(qū)動內(nèi)設(shè)置排列替換配線區(qū)、并進(jìn)行引出線排列順序的排列替換，就可以將配線層的更換控制在最小限度，該配線層位于焊盤和數(shù)據(jù)驅(qū)動塊之間的配線區(qū)即E3所示的區(qū)域。其結(jié)果，可縮小E3所示的配線區(qū)在D2方向上的寬度WIT，從而可實現(xiàn)纖長的細(xì)長集成電路基片。
而且，在E3所示的配線區(qū)中，如E4所示，用于連接E1所示的第一組引出線與焊盤P1、P2、P4、P5、P7、P8…的連接線用第三層鋁配線層ALC(廣義來說是給定的層的線)進(jìn)行配線。另一方面，如E5所示，用于連接E2所示的第二組引出線與焊盤P3、P6、P9…的連接線通過第四層的鋁配線層ALD(廣義來說是與給定的層不同的層的線)進(jìn)行配線。
例如E4所示的連接線是連接來自子像素驅(qū)動單元SDC10的引出線和焊盤P10的線。另一方面，E5所示的連接線是用于連接來自子像素驅(qū)動單元SDC9的引出線和焊盤P9的線。在這種情況下，E4的連接線以鋁配線層ALC形成，E5的連接線以與ACL不同層的鋁配線層ALD形成。因此，不需要進(jìn)行配線層的切換，可在E3的配線區(qū)內(nèi)將E4的連接線和E5的連接線重疊配線。其結(jié)果，進(jìn)一步縮小了E3的配線區(qū)在D2方向的寬度WIT，從而可實現(xiàn)纖長的細(xì)長集成電路基片。
7.7引出位置變更線在本實施方式中，將用于變更圖28的E1、E2所示的引出線的引出位置的引出位置變更線在排列替換配線區(qū)進(jìn)行配線。例如E6所示的QCL1及QCL2是用于變更子像素驅(qū)動單元SDC1、SDC2輸出信號(輸出線)的引出位置的引出位置變更線。同樣，E7所示的QCL4、QCL5是SDC4、SDC5的引出位置變更線，E8所示的QCL7、QCL8是SDC7、SDC8的引出位置變更線，E9所示的QCL10、QCL11是SDC10、SDC11的引出位置變更線。
在這里例如E6所示，引出位置變更線QCL1、QCL2橫跨沿D1方向配置的多個子像素驅(qū)動單元SDC1、SDC2，沿D1方向(橫向方向)配線。即、橫跨沿著D1方向配置的兩個子像素驅(qū)動單元SDC1、SDC2，對兩條引出位置變更線QCL1、QCL2進(jìn)行配線。由此，可從沿著第一排列替換配線區(qū)的D1方向的任意位置，用引出線引出子像素驅(qū)動單元SDC1、SDC2的輸出信號。
即、引出位置變更線QCL1、QCL2以第三層的鋁配線層ALC進(jìn)行配線。因此，如果在沿著D1方向配線的引出位置變更線QCL1、QCL2的任意位置上形成ALC和ALD的電鍍通孔，就可以從該電鍍孔的形成位置，沿D2方向?qū)υ贏LD形成的引出線進(jìn)行配線。由此，可從D1方向的任意引出位置將引出線沿D2方向進(jìn)行配線，從而易于進(jìn)行引出線排列順序的排列替換。
圖29(A)是表示各鋁配線層的使用狀態(tài)的例子。例如沿縱或橫方向配線的第一鋁配線層ALA用作電路塊的晶體管源極/漏極/柵極的連接線等。主要沿縱方向配線的第二鋁配線層ALB用作電源線、信號線和灰階電壓供給線等。主要沿橫向方向配線的第三鋁配線層ALC用作數(shù)據(jù)驅(qū)動器的引出位置變更線和存儲器的圖像數(shù)據(jù)供給線等。主要沿縱方向配線的第四鋁配線層ALD用作數(shù)據(jù)驅(qū)動器的引出線和灰階電壓供給線等。而且，主要沿橫方向配線的作為頂層金屬的第五鋁配線層ALE用作進(jìn)行非鄰接電路塊間的配線的全局線等。
圖29(B)所示是在子像素驅(qū)動單元內(nèi)配線的鋁配線層ALC的布局例子。在圖29(B)中，引出位置變更線和DAC驅(qū)動用線在寬幅的鋁配線層ALC上沿D1方向(橫方向)配線。而且，例如作為一個像素的18條圖像數(shù)據(jù)供給線在鋁配線層ALC沿D1方向配線。這樣，在子像素驅(qū)動單元內(nèi)，多個圖像數(shù)據(jù)供給線和圖28的E6等所示的引出位置變更線在同一層的鋁配線層ALC配線。
而且，在本實施方式中，用于向子像素驅(qū)動單元的D/A轉(zhuǎn)換器DAC供給灰階電壓的灰階電壓供給線跨過多個子像素驅(qū)動單元、并沿D2方向配線。具體來說，有效地利用沒有配置引出線的空區(qū)域，通過與引出線同一層的鋁配線層ALD，對該灰階電壓供給線進(jìn)行配線。
這樣，在本實施方式中，沿D1(橫)方向的引出位置變更線和圖像數(shù)據(jù)供給線在鋁配線層ALC配線。另一方面，沿D2(縱)方向的引出線和灰階電壓供給線在與ALC不同層的鋁配線層ALD配線。如果這樣，用兩層鋁配線層ALC、ALD，就可以高效地配置引出位置變更線、圖像數(shù)據(jù)供給線、引出線、灰階電壓供給線。因此，即使不用ALE等其他層的鋁配線層也可以完成，由于可將ALE用于全局線等，所以可提高配線效率，從而可實現(xiàn)纖長的細(xì)長集成電路基片。
而且，在本實施方式中，在子像素驅(qū)動單元的輸出部SSQ的區(qū)域內(nèi)，設(shè)置排列替換配線區(qū)。例如圖28所示，第一排列替換配線區(qū)設(shè)置在第一組子像素驅(qū)動單元SDC1、SDC2、SDC4、SDC5、SDC7、SDC8…的輸出部SSQ的區(qū)域。而且，第二排列替換配線區(qū)設(shè)置在第二組子像素驅(qū)動單元SDC3、SDC6、SDC9…的輸出部SSQ的區(qū)域。由此，可有效地利用子像素驅(qū)動單元的輸出部SSQ的區(qū)域，實現(xiàn)引出線排列順序的排列替換。即、如圖28的E1、E2所示，在輸出部SSQ的區(qū)域進(jìn)行引出線的配線，只要將SSQ的區(qū)域設(shè)定為排列替換配線區(qū)，就可在SSQ兩側(cè)的DAC的區(qū)域進(jìn)行灰階電壓供給線的配線。因此，可以將引出線和灰階電壓供給線在相同層的鋁配線層ALD進(jìn)行配線，從而可提高配線效率。
7.8子像素驅(qū)動單元的布局圖30所示是子像素驅(qū)動單元的詳細(xì)布局的例子。如圖30所示，各子像素驅(qū)動單元SDC1～SDC180包括鎖存電路LAT、電平轉(zhuǎn)換器L/S、D/A轉(zhuǎn)換器DAC、輸出部SSQ。而且，也可以在鎖存電路LAT和電平轉(zhuǎn)換器L/S之間設(shè)置用于灰階控制的FRC(Frame RateControl)電路等其他邏輯電路。
子像素驅(qū)動單元包含的鎖存電路LAT，將來自存儲塊MB1的作為一個子像素的6位圖像數(shù)據(jù)進(jìn)行鎖存。電平轉(zhuǎn)換器L/S轉(zhuǎn)換來自鎖存電路LAT的6位圖像數(shù)據(jù)信號的電壓電平。D/A轉(zhuǎn)換器DAC利用灰階電壓進(jìn)行6位圖像數(shù)據(jù)的D/A轉(zhuǎn)換。輸出部SSQ包括進(jìn)行D/A轉(zhuǎn)換器DAC的輸出信號的阻抗變換的運算放大器OP(連接電壓輸出器)，驅(qū)動對應(yīng)1個子像素的1條數(shù)據(jù)線。而且，輸出部SSQ，除運算放大器OP以外，還可包括放電用、8色顯示用、DAC驅(qū)動用的晶體管(開關(guān)元件)。
如圖30所示，各子像素驅(qū)動單元(第一、第二數(shù)據(jù)驅(qū)動器DRa、DRb)包括LV區(qū)域(廣義上為第一電路區(qū)域)，配置有以LV(LowVoltage)電壓電平(廣義上為第一電壓電平)的電源進(jìn)行動作的電路；以及MV區(qū)域(廣義上為第二電路區(qū)域)，配置有以比LV高的MV(Middle Voltage)電壓電平(廣義上為第二電壓電平)的電源進(jìn)行動作的電路。在這里，LV是邏輯電路塊LB、存儲塊MB等的工作電壓。MV是D/A轉(zhuǎn)換器、運算放大器、電源電路等的動作電壓。掃描驅(qū)動器的輸出晶體管通過供給HV(High Voltage)的電壓電平(廣義上為第三電壓電平)的電源而驅(qū)動掃描線。
例如，在子像素驅(qū)動單元的LV區(qū)域(第一電路區(qū)域)內(nèi)配置鎖存電路LAT(或者其他的邏輯電路)。在MV區(qū)域(第二電路區(qū)域)內(nèi)配置D/A轉(zhuǎn)換器DAC、包括運算放大器OP的輸出部SSQ。然后，電平轉(zhuǎn)換器L/S將LV的電壓電平的信號轉(zhuǎn)換成MV的電壓電平的信號。
而且，在圖30中，沿子像素驅(qū)動單元SDC1～SDC180的D4方向側(cè)設(shè)置緩沖器電路BF1。該緩沖器電路BF1將來自邏輯電路塊LB的驅(qū)動控制信號進(jìn)行緩存處理，然后輸出到子像素驅(qū)動單元SDC1～SDC180。換言之，作為驅(qū)動控制信號的轉(zhuǎn)發(fā)塊而發(fā)揮作用。
具體來說，緩沖器電路BF1包括配置在LV區(qū)域的LV緩沖器、配置在MV區(qū)域的MV緩沖器。LV緩沖器接收到來自邏輯電路塊LB的LV電壓電平的驅(qū)動控制信號(鎖存信號等)后進(jìn)行緩存處理，并輸出給沿D2方向側(cè)配置的子像素驅(qū)動單元的LV區(qū)域的電路(LAT)。而且，MV緩沖器接收到來自邏輯電路塊LB的LV電壓電平的驅(qū)動控制信號(DAC控制信號、輸出控制信號等)，通過電平轉(zhuǎn)換器轉(zhuǎn)換為MV的電壓電平后進(jìn)行緩沖處理，并輸出給配置在其D2方向側(cè)的子像素驅(qū)動單元的MV區(qū)域的電路(DAC、SSQ)。
然后，如本實施方式圖30所示，以各子像素驅(qū)動單元的MV區(qū)域彼此(或LV區(qū)域之間)沿D1方向鄰接的方式，配置子像素驅(qū)動單元SDC1～SDC180。即、鄰接的子像素驅(qū)動單元沿D2方向隔著鄰接邊界進(jìn)行對稱配置。例如，子像素驅(qū)動單元SDC1和SDC2配置成MV區(qū)域相鄰接。而且，子像素驅(qū)動單元SDC3和SDC91也配置成MV區(qū)域相鄰接。子像素驅(qū)動單元SDC2和SDC3配置成LV區(qū)域彼此鄰接。
如圖30所示，如果將MV區(qū)域鄰接配置，就不需要在子像素驅(qū)動單元之間設(shè)置護(hù)圈等。因此，與使MV區(qū)域和LV區(qū)域鄰接的方法相比，可縮小數(shù)據(jù)驅(qū)動塊在D1方向的寬度，從而可實現(xiàn)集成電路裝置的小面積化。
而且，如果根據(jù)圖30的配置方法，可以將鄰接的子像素驅(qū)動單元的MV區(qū)域作為子像素驅(qū)動單元的輸出信號的引出線的配線區(qū)而有效利用，從而可提高設(shè)計效率。
而且，在圖26、圖30所示的本實施方式中，將第一、第二數(shù)據(jù)驅(qū)動器DRa、DRb配置成其MV區(qū)域彼此(第二電路區(qū)域)鄰接。而且，配置成第一數(shù)據(jù)驅(qū)動器DRa的LV區(qū)域(第一電路區(qū)域)鄰接第一存儲塊MB1(第J存儲塊)、第二數(shù)據(jù)驅(qū)動器DRb的LV區(qū)域(第一電路區(qū)域)鄰接第二存儲塊MB2(第J+1的存儲塊)。例如在圖26、圖30中，第一存儲塊MB1鄰接第一數(shù)據(jù)驅(qū)動器DRa的子像素驅(qū)動單元SDC1、SDC4、SDC7…SDC88的LV區(qū)域而配置。而且，第二存儲塊ME2鄰接第二數(shù)據(jù)驅(qū)動器DRb的子像素驅(qū)動單元SDC93、SDC96、SDC99…SDC180的LV區(qū)域而配置。而且，存儲塊MB1、MB2通過LV的電壓電平的電源進(jìn)行工作。因此，如果這樣，只要將子像素驅(qū)動單元的LV區(qū)域鄰接存儲塊配置，就可以縮小由數(shù)據(jù)驅(qū)動塊及存儲塊構(gòu)成的宏單元在D1方向的寬度，從而可縮小集成電路裝置的面積。
7.9D/A轉(zhuǎn)換器圖31表示的是子像素驅(qū)動單元包括的D/A轉(zhuǎn)換器(DAC)的詳細(xì)構(gòu)成的例子。該D/A轉(zhuǎn)換器是進(jìn)行所謂競爭式D/A轉(zhuǎn)換的電路，包括灰階電壓選擇器SLN1～SLN11、SLP1～SLP11和預(yù)譯碼器120。
在這里，灰階電壓選擇器SLN1～SLN11是由N型(廣義上為第一導(dǎo)電型)的晶體管構(gòu)成的選擇器，灰階電壓選擇器SLP1～SLP11是由P型(廣義上為第二導(dǎo)電型的)晶體管構(gòu)成的選擇器，這些N型、P型的晶體管成對地構(gòu)成傳輸門。例如構(gòu)成SLN1的N型晶體管和構(gòu)成SLP1的P型晶體管成對地構(gòu)成傳輸門。
在灰階電壓選擇器SLN1～SLN8、SLP1～SLP8的輸入終端上，分別連接V0～V3、V4～V7、V8～V11、V12～V15、V16～V19、V20～V23、V24～V27、V28～V31的灰階電壓供給線。然后，在輸入圖像數(shù)據(jù)D0～D5后，預(yù)譯碼器120進(jìn)行如圖32(A)所示真值表的譯碼處理。然后將選擇信號S1～S4、XS1～XS4分別輸出給各個灰階電壓選擇器SLN1～SLN8、SLP～SLP9。而且，將各個選擇信號S5～S8、XS5～XS8分別輸出給SLN9及SLN10、SLP9及SLP10，將S9～S12、XS9～XS12分別輸出給SLN11、SLP11。
例如，在圖像數(shù)據(jù)D0～D5為(100000)時，如圖32(A)的真值表所示，選擇信號S2、S5、S9(XS2、XS5、XS9)為激活狀態(tài)。由此，灰階電壓選擇器SLN1、SLP1選擇灰階電壓V1，SLN9、SLP9選擇SLN1、SLP1的輸出，SLN11、SLP11選擇SLN9、SLP9的輸出。因此，在輸出部SSQ上輸出灰階電壓V1。同樣，在圖像數(shù)據(jù)D0～D5為(010000)時，由于選擇信號S3(XS3)為激活狀態(tài)，所以，灰階電壓選擇器SLN1、SLP1選擇灰階電壓V2，在輸出部SSQ上輸出灰階電壓V2。而且，在圖像數(shù)據(jù)D0～D5為(001000)時，選擇信號S1、S6、S9(XS1、XS6、XS9)為激活狀態(tài)。因此，灰階電壓選擇器SLN2、SLP2選擇灰階電壓V4，SLN9、SLP9選擇SLN2、SLP2的輸出，SLN11、SLP11選擇SLN9、SLP9的輸出。因此，在輸出部SSQ上輸出灰階電壓V4。
而且，在本實施方式中如圖32(B)、(C)所示，用于向圖31的D/A轉(zhuǎn)換器供給灰階電壓V0～V31的灰階電壓供給線橫越多個子像素驅(qū)動單元沿D2(D4)方向配線。例如，在圖32(B)中，橫越沿D2方向排列的子像素驅(qū)動單元SDC1、SDC4、SDC7，灰階電壓供給線沿D2方向配線。而且，如圖32(B)、(C)所示，這些灰階電壓供給線在D/A轉(zhuǎn)換器(灰階電壓選擇器)的配置區(qū)域上配線。
具體來說，如圖32(B)所示，在子像素驅(qū)動單元的D/A轉(zhuǎn)換器的配置區(qū)域內(nèi)，沿D2方向配置N型晶體管區(qū)域(P型阱)、P型晶體管區(qū)域(N型阱)。另一方面，在子像素驅(qū)動單元的D/A轉(zhuǎn)換器以外的電路(輸出部、電平移位器、鎖存電路)的配置區(qū)域內(nèi)，沿著與D2方向垂直的D1方向配置N型晶體管區(qū)域(P型阱)、P型晶體管區(qū)域(N型阱)。換言之，沿D2方向鄰接的子像素驅(qū)動單元隔著沿AD1方向的鄰接邊界而對稱配置。例如驅(qū)動單元SDC1和SDC4隔著其鄰接邊界而對稱配置，SDC4和SDC7隔著其鄰接邊界而對稱配置。
例如，構(gòu)成子像素驅(qū)動單元SDC1的D/A轉(zhuǎn)換器的灰階電壓選擇器SLN1～SLN11的N型晶體管形成于如圖32(B)所示的子像素驅(qū)動單元的N型晶體管區(qū)域NTR1，構(gòu)成灰階電壓選擇器SLP1～SLP 11的P型晶體管形成于P型晶體管區(qū)域PTR1。具體來說如圖32(C)所示，構(gòu)成灰階電壓選擇器SLN11的N型晶體管TRF1、TRF2、構(gòu)成灰階電壓選擇器SLN9、SLN10的N型晶體管TRF3、TRF4，形成于N型晶體管區(qū)域NTR1。另一方面，構(gòu)成灰階電壓選擇器SLP11的P型晶體管TRF5、TRF6、構(gòu)成灰階電壓選擇器SLP9、SLP10的P型晶體管TRF7、TRF8，形成于P型晶體管區(qū)域PTR1。而且，子像素驅(qū)動單元的其他的電路的N型晶體管區(qū)域、P型晶體管區(qū)域沿D1方向配置，與此相對，N型晶體管區(qū)域NTR1、P型晶體管區(qū)域PTR1沿D2方向配置。
在圖31的D/A轉(zhuǎn)換器中，例如構(gòu)成灰階電壓選擇器SLN1的N型晶體管、構(gòu)成灰階電壓選擇器SLP1的P型晶體管成對地構(gòu)成傳輸門。因此，如果沿D2方向進(jìn)行灰階電壓供給線的配線，對于這些P型、N型晶體管，可共同連接灰階電壓供給線，從而易于構(gòu)成傳輸門，從而可能提高布局效率。
另一方面，除D/A轉(zhuǎn)換器以外的電路，例如，對鎖存電路，需要輸入來自存儲塊的圖像數(shù)據(jù)。而且，如圖32(B)所示，該圖像數(shù)據(jù)通過沿D1方向配線的圖像數(shù)據(jù)供給線供給。而且，由圖30的布局所明示的那樣，在子像素驅(qū)動單元內(nèi)的信號流動方向是D1方向。因此，如圖32(B)所示，如果將除D/A轉(zhuǎn)換器以外的電路的N型晶體管區(qū)域、P型晶體管區(qū)域沿D1方向排列配置，就可以沿信號流動方向高效地布局。因此，圖32(B)的晶體管區(qū)域的排列對于圖30那樣配置的子像素驅(qū)動單元為優(yōu)選的布局。
如上所述，有關(guān)本實施例作了詳細(xì)地說明?？梢詫嵤嵸|(zhì)上不脫離本發(fā)明的新內(nèi)容及效果的多種變形，對于本領(lǐng)域技術(shù)人員來說，想必容易理解這一點。因此，這類變形應(yīng)全部包括在本發(fā)明的范圍內(nèi)。例如，在說明書或者附圖中，至少一次與更為廣義或者同義的不同用語(第一接口區(qū)域、第二接口區(qū)域等)一起記載的用語(輸出側(cè)I/F區(qū)域、輸入側(cè)I/F區(qū)域等)在說明書和附圖的任何地方都可以置換為不同的用語。而且，集成電路裝置和電子設(shè)備的構(gòu)成、配置、動作也不局限于本實施方式所說明的內(nèi)容，可進(jìn)行各種變形。
符號說明CB1至CBN 第一至第N電路塊10集成電路裝置12輸出側(cè)I/F區(qū)域14輸入側(cè)I/F區(qū)域 20存儲器22存儲單元陣列24行地址譯碼器26列地址譯碼器28寫/讀數(shù)據(jù)電路40邏輯電路42控制電路44顯示時刻控制電路46主機接口電路48RGB接口電路 50數(shù)據(jù)驅(qū)動器52數(shù)據(jù)鎖存電路54D/A轉(zhuǎn)換電路56輸出電路70掃描驅(qū)動器72移位寄存器 73掃描地址生成電路74地址譯碼器 76電平移位器78輸出電路90電源電路92升壓電路94調(diào)整電路96VCOM生成電路98控制電路110灰階電壓生成電路 112選擇用電壓生成電路114灰階電壓選擇電路 116調(diào)整寄存器
權(quán)利要求
1.一種集成電路裝置，其特征在于，包括第一至第N電路塊，當(dāng)從集成電路裝置的短邊的第一邊至對置的第三邊的方向為第一方向，從集成電路裝置的長邊的第二邊至對置的第四邊的方向為第二方向時，所述第一至第N電路塊沿所述第一方向配置，其中，N為大于等于2的整數(shù)，所述第一至第N的電路塊包括至少一個存儲塊，用于存儲圖像數(shù)據(jù)；以及，至少一個數(shù)據(jù)驅(qū)動塊，用于驅(qū)動數(shù)據(jù)線，所述存儲塊包括存儲單元陣列；行地址譯碼器，用于進(jìn)行所述存儲單元陣列的字線的選擇；以及，讀出放大器塊，用于向所述數(shù)據(jù)驅(qū)動塊輸出從所述存儲單元陣列讀出的圖像數(shù)據(jù)，所述行地址譯碼器以其長邊方向沿著第一方向的方式配置，所述讀出放大器塊以其長邊方向沿著第二方向的方式配置。
2.根據(jù)權(quán)利要求1所述的集成電路裝置，其特征在于所述存儲單元陣列包括第一存儲單元陣列和第二存儲單元陣列，在所述第一存儲單元陣列的所述第二方向側(cè)配置有所述行地址譯碼器，在所述行地址譯碼器的所述第二方向側(cè)配置有所述第二存儲單元陣列。
3.根據(jù)權(quán)利要求2所述的集成電路裝置，其特征在于當(dāng)由主機側(cè)進(jìn)行存取時，所述行地址譯碼器進(jìn)行所述第一、第二存儲單元陣列的任意一方的字線選擇，在向所述數(shù)據(jù)驅(qū)動塊輸出圖像數(shù)據(jù)時，則進(jìn)行所述第一、第二存儲單元陣列兩者的字線選擇。
4.根據(jù)權(quán)利要求1至3中任一項所述的集成電路裝置，其特征在于，沿所述第一方向相鄰接地配置所述存儲塊和所述數(shù)據(jù)驅(qū)動塊。
5.根據(jù)權(quán)利要求4所述的集成電路裝置，其特征在于，所述第一至第N電路塊包括第一至第I存儲塊，其中，I為大于等于2的整數(shù)；以及，第一至第I數(shù)據(jù)驅(qū)動塊，相對所述第一至第I存儲塊的各個存儲塊，沿所述第一方向相鄰接地配置第一至第I數(shù)據(jù)驅(qū)動塊的各個數(shù)據(jù)驅(qū)動塊。
6.根據(jù)權(quán)利要求5所述的集成電路裝置，其特征在于，當(dāng)所述第一方向的相反方向作為第三方向時，在所述第一至第I存儲塊中的第J(1≤J＜I)存儲塊的所述第三方向側(cè)，相鄰接地配置所述第一至第I數(shù)據(jù)驅(qū)動塊中的第J數(shù)據(jù)驅(qū)動塊，在所述第J存儲塊的所述第一方向側(cè)，相鄰接地配置所述第一至第I存儲塊中的第J+1存儲塊，在所述第J+1存儲塊的所述第一方向側(cè)，相鄰接地配置所述第一至第I數(shù)據(jù)驅(qū)動塊中的第J+1數(shù)據(jù)驅(qū)動塊。
7.根據(jù)權(quán)利要求6所述的集成電路裝置，其特征在于，在所述第J存儲塊和所述第J+1存儲塊之間，共用列地址譯碼器。
8.根據(jù)權(quán)利要求5所述的集成電路裝置，其特征在于，當(dāng)所述第一方向的相反方向作為第三方向時，在所述第一至第I存儲塊中的第J存儲塊(1≤J＜I)的所述第三方向側(cè)，相鄰接地配置所述第一至第I數(shù)據(jù)驅(qū)動塊中的第J數(shù)據(jù)驅(qū)動塊，在所述第J存儲塊的所述第一方向側(cè)，配置有所述第一至第I數(shù)據(jù)驅(qū)動塊中的第J+1數(shù)據(jù)驅(qū)動塊，在所述第J+1數(shù)據(jù)驅(qū)動塊的所述第一方向側(cè)，相鄰接地配置所述第一至第I存儲塊中的第J+1存儲塊。
9.根據(jù)權(quán)利要求5至8中任一項所述的集成電路裝置，其特征在于，在由主機側(cè)進(jìn)行存取時，只選擇所述第一至第I存儲塊中的、對應(yīng)于存取區(qū)的存儲塊的字線。
10.根據(jù)權(quán)利要求5至9中任一項所述的集成電路裝置，其特征在于，包括多個轉(zhuǎn)發(fā)塊，各個轉(zhuǎn)發(fā)塊與所述第一至第I存儲塊的各個存儲塊相鄰接地配置，所述多個轉(zhuǎn)發(fā)塊分別包括來自所述第一至第I存儲塊的各個存儲塊的讀數(shù)據(jù)信號用緩沖器，所述存儲選擇信號為激活，當(dāng)選擇所述第一至第I存儲塊中的第J(1≤J＜I)存儲塊時，來自所述第J存儲塊的讀數(shù)據(jù)信號通過對應(yīng)于所述第J存儲塊的轉(zhuǎn)發(fā)塊的緩沖器進(jìn)行緩存，并輸出至讀數(shù)據(jù)線，當(dāng)所述選擇信號為非激活，所述第J存儲塊為非選擇狀態(tài)時，對應(yīng)于所述第J存儲塊的轉(zhuǎn)發(fā)塊的緩沖器的輸出狀態(tài)設(shè)定成高阻抗?fàn)顟B(tài)。
11.根據(jù)權(quán)利要求1至10中任一項所述的集成電路裝置，其特征在于，在一個水平掃描期間內(nèi)多次從所述存儲塊向所述數(shù)據(jù)驅(qū)動塊讀出存儲在所述存儲塊中的圖像數(shù)據(jù)。
12.根據(jù)權(quán)利要求1至11中任一項所述的集成電路裝置，其特征在于，所述數(shù)據(jù)驅(qū)動塊包括沿所述第一方向堆棧配置的多個數(shù)據(jù)驅(qū)動器。
13.根據(jù)權(quán)利要求12所述的集成電路裝置，其特征在于，所述多個數(shù)據(jù)驅(qū)動器中的第一數(shù)據(jù)驅(qū)動器對在第一水平掃描期間內(nèi)第一次從所述存儲塊讀出的圖像數(shù)據(jù)進(jìn)行鎖存，并進(jìn)行鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，將由D/A轉(zhuǎn)換得到的數(shù)據(jù)信號輸出至數(shù)據(jù)信號輸出線，所述多個數(shù)據(jù)驅(qū)動器中的第二數(shù)據(jù)驅(qū)動器對在所述第一水平掃描期間內(nèi)第二次從所述存儲塊讀出的圖像數(shù)據(jù)進(jìn)行鎖存，并進(jìn)行鎖存的圖像數(shù)據(jù)的D/A轉(zhuǎn)換，將由D/A轉(zhuǎn)換得到的數(shù)據(jù)信號輸出至數(shù)據(jù)信號線。
14.根據(jù)權(quán)利要求12至13中任一項所述的集成電路裝置，其特征在于，所述多個數(shù)據(jù)驅(qū)動器中的第一、第二數(shù)據(jù)驅(qū)動器分別包括第一電路區(qū)域，其配置有利用第一電壓電平的電源進(jìn)行動作的電路；以及，第二電路區(qū)域，其配置有利用高于所述第一電壓電平的第二電壓電平的電源進(jìn)行動作的電路，并且，所述第一、第二數(shù)據(jù)驅(qū)動器配置成所述第一數(shù)據(jù)驅(qū)動器的第一電路區(qū)域鄰接于第一存儲塊，所述第二數(shù)據(jù)驅(qū)動器的第一電路區(qū)域鄰接于第二存儲塊。
15.根據(jù)權(quán)利要求1至14中任一項所述的集成電路裝置，其特征在于，在將顯示面板的水平掃描方向的像素數(shù)設(shè)為HPN、一個像素的圖像數(shù)據(jù)的位數(shù)設(shè)為PDB、存儲塊的塊數(shù)設(shè)為MBN、在一個水平掃描期間內(nèi)從存儲塊讀出的圖像數(shù)據(jù)的讀出次數(shù)設(shè)為RN時，所述存儲塊的讀出放大器塊包括沿所述第二方向排列的P個讀出放大器，所述讀出放大器的個數(shù)P為，P＝(HPN×PDB)/(MBN×RN)。
16.根據(jù)權(quán)利要求1至15中任一項所述的集成電路裝置，其特征在于，在所述存儲塊的讀出放大器塊中，在所述第一方向上堆棧配置有多個讀出放大器。
17.根據(jù)權(quán)利要求16所述的集成電路裝置，其特征在于，在堆棧配置的第一、第二讀出放大器的所述第一方向側(cè)，沿所述第一方向排列的兩行的存儲單元列中，上側(cè)行的存儲單元列的位線連接于所述第一讀出放大器，下側(cè)行的存儲單元列的位線連接于所述第二讀出放大器。
18.根據(jù)權(quán)利要求1至17中任一項所述的集成電路裝置，其特征在于，所述第一至第N電路塊包括邏輯電路塊，用于控制所述數(shù)據(jù)驅(qū)動塊，所述數(shù)據(jù)驅(qū)動塊包括數(shù)據(jù)驅(qū)動器，用于接受來自所述存儲塊的圖像數(shù)據(jù)，并驅(qū)動所述數(shù)據(jù)線；以及，緩沖電路，用于緩存來自所述邏輯電路塊的驅(qū)動控制信號，并向所述數(shù)據(jù)驅(qū)動器輸出，所述數(shù)據(jù)驅(qū)動塊和所述存儲塊沿所述第一方向配置，所述緩沖電路和所述數(shù)據(jù)驅(qū)動器沿所述第二方向配置，所述行地址譯碼器和所述存儲單元陣列沿所述第二方向配置，所述緩沖電路和所述行地址譯碼器沿所述第一方向配置。
19.根據(jù)權(quán)利要求18所述的集成電路裝置，其特征在于，在所述緩沖電路以及所述行地址譯碼器上，進(jìn)行驅(qū)動器用全局線的配線，所述驅(qū)動器用全局線用于向所述數(shù)據(jù)驅(qū)動塊供給來自所述邏輯電路塊的所述驅(qū)動器控制信號。
20.根據(jù)權(quán)利要求19所述的集成電路裝置，其特征在于，包括生成灰階電壓的灰階電壓生成電路，沿所述第一方向配線有存儲器用全局線，用于向所述存儲塊供給來自所述邏輯電路塊的至少寫數(shù)據(jù)信號；灰階用全局線，用于向所述數(shù)據(jù)驅(qū)動塊供給來自所述灰階電壓生成電路塊的灰階電壓；以及，所述驅(qū)動器用全局線。
21.根據(jù)權(quán)利要求20所述的集成電路裝置，其特征在于，在所述灰階用全局線和所述驅(qū)動器用全局線之間，沿第一方向進(jìn)行所述存儲器用全局線的配線。
22.根據(jù)權(quán)利要求1至21中任一項所述的集成電路裝置，其特征在于，在所述數(shù)據(jù)驅(qū)動塊的所述第二方向側(cè)，并且在所述存儲塊的所述第二方向側(cè)，配置用于電連接所述數(shù)據(jù)驅(qū)動塊的輸出線和所述數(shù)據(jù)線的數(shù)據(jù)驅(qū)動用焊盤。
23.根據(jù)權(quán)利要求22所述的集成電路裝置，其特征在于，所述數(shù)據(jù)驅(qū)動塊包括多個子像素驅(qū)動單元，所述多個子像素驅(qū)動單元的各個子像素驅(qū)動單元輸出對應(yīng)于一個子像素的圖像數(shù)據(jù)的數(shù)據(jù)信號，在所述子像素驅(qū)動單元的配置區(qū)域設(shè)置有排列替換配線區(qū)，所述排列替換配線區(qū)用于排列替換所述子像素驅(qū)動單元的輸出信號的引出線的排列順序。
24.根據(jù)權(quán)利要求1至23中任一項所述的集成電路裝置，其特征在于，所述數(shù)據(jù)驅(qū)動塊包括多個子像素驅(qū)動單元，所述多個子像素驅(qū)動單元的各個子像素驅(qū)動單元輸出對應(yīng)于一個子像素單元的圖像數(shù)據(jù)的數(shù)據(jù)信號，圖像數(shù)據(jù)供給線橫越多個所述子像素驅(qū)動單元并沿第一方向進(jìn)行配線，所述圖像數(shù)據(jù)供給線用于向所述子像素驅(qū)動單元供給來自所述存儲塊的圖像數(shù)據(jù)。
25.根據(jù)權(quán)利要求24所述的集成電路裝置，其特征在于，所述子像素驅(qū)動單元包括利用灰階電壓進(jìn)行圖像數(shù)據(jù)的D/A轉(zhuǎn)換的D/A轉(zhuǎn)換器，并且，灰階電壓供給線橫越多個所述子像素驅(qū)動單元并沿第二方向進(jìn)行配線，所述灰階電壓供給線用于向所述D/A轉(zhuǎn)換器供給所述灰階電壓。
26.根據(jù)權(quán)利要求1至25中任一項所述的集成電路裝置，其特征在于，還包括第一接口區(qū)域，在所述第一至第N電路塊的所述第二方向側(cè)，沿所述第四邊設(shè)置第一接口區(qū)域；以及，第二接口區(qū)域，當(dāng)將所述第二方向的相反方向作為第四方向時，在所述第一至第N電路塊的所述第四方向側(cè)，沿所述第二方向設(shè)置第二接口區(qū)域。
27.一種電子設(shè)備，其特征在于，包括根據(jù)權(quán)利要求1至26中任一項所述的集成電路裝置；以及，由所述集成電路裝置驅(qū)動的顯示面板。
全文摘要
本發(fā)明提供一種可以實現(xiàn)電路面積的縮小或設(shè)計的效率化的集成電路裝置以及電子設(shè)備。該集成電路裝置包括，第一至第N電路塊CB1至CBN，當(dāng)從集成電路裝置的短邊第一邊向相對的第三邊去的第一方向設(shè)為D1，將從集成電路裝置的長邊第二邊向相對的第四邊去的第二方向設(shè)為D2時，所述第一至第N電路塊CB1至CBN沿D1方向配置。第一至第N電路塊CB1至CBN包括，至少一個存儲塊MB，用于存儲圖像數(shù)據(jù)；以及，至少一個數(shù)據(jù)驅(qū)動塊DB，用于驅(qū)動數(shù)據(jù)線。存儲塊MB包括存儲單元陣列，行地址譯碼器RD以及讀出放大器塊SB。行地址譯碼器RD配置成其長邊方向沿D1方向，讀出放大器塊SAB配置成其長邊方向沿D2方向。
文檔編號G02F1/133GK1892795SQ20061009111
公開日2007年1月10日 申請日期2006年6月30日 優(yōu)先權(quán)日2005年6月30日
發(fā)明者熊谷敬, 石山久展, 前川和廣, 伊藤悟, 藤瀨隆史, 唐澤純一, 小平覺, 井富登, 森口昌彥 申請人:精工愛普生株式會社