液晶顯示裝置及其柵極驅(qū)動(dòng)器的制造方法
【專利摘要】本發(fā)明公開了一種液晶顯示裝置及其柵極驅(qū)動(dòng)器。該柵極驅(qū)動(dòng)器包括多個(gè)移位寄存電路，多個(gè)移位寄存電路以串聯(lián)方式進(jìn)行級(jí)聯(lián)，每一移位寄存電路包括：第一上拉電路、第二上拉電路、第一下拉電路、第二下拉電路以及下拉控制電路，第一上拉電路和第二上拉電路串聯(lián)連接在前一級(jí)的柵極驅(qū)動(dòng)信號(hào)和柵極驅(qū)動(dòng)信號(hào)輸出端之間，第一下拉電路、第二下拉電路以及下拉控制電路與第一上拉電路和第二上拉電路并聯(lián)連接，下拉控制電路耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)、第一下拉電路、第二下拉電路、第一電平以及第二電平，下拉控制電路根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)控制第一下拉電路和第二下拉電路。通過以上方式，本發(fā)明能夠適用于CMOS制程，并且增加電路穩(wěn)定性。
【專利說明】液晶顯示裝置及其柵極驅(qū)動(dòng)器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示【技術(shù)領(lǐng)域】，特別是涉及一種液晶顯示裝置及其柵極驅(qū)動(dòng)器。

【背景技術(shù)】
[0002]GOA(Gate Driver On Array)電路是利用現(xiàn)有的液晶顯示器的Array制程將柵極掃描驅(qū)動(dòng)電路制作在Array基板上，以實(shí)現(xiàn)逐行掃描的驅(qū)動(dòng)方式。其具有降低生產(chǎn)成本和窄邊框設(shè)計(jì)的優(yōu)點(diǎn)，為多種顯示器所使用。GOA電路要具有兩項(xiàng)基本功能:第一是輸入柵極驅(qū)動(dòng)信號(hào)，驅(qū)動(dòng)面板內(nèi)的柵極線，打開顯示區(qū)內(nèi)的TFT (Thin Film Transistor，薄膜場效應(yīng)晶體管)，由柵極線對(duì)像素進(jìn)行充電；第二是移位寄存，當(dāng)?shù)讦莻€(gè)柵極驅(qū)動(dòng)信號(hào)輸出完成后，可以通過時(shí)鐘控制進(jìn)行η+1個(gè)柵極驅(qū)動(dòng)信號(hào)的輸出，并依此傳遞下去。
[0003]GOA電路包括上拉電路(Pull-up circuit)、上拉控制電路(Pull-up controlcircuit)、下拉電路(Pull-down circuit)、下拉控制電路(Pull-down control circuit)以及負(fù)責(zé)電位抬升的上升電路(Boost circuit)。具體地，上拉電路主要負(fù)責(zé)將輸入的時(shí)鐘訊號(hào)(Clock)輸出至薄膜晶體管的柵極，作為液晶顯示器的驅(qū)動(dòng)信號(hào)。上拉控制電路負(fù)責(zé)控制上拉電路的打開，一般是由上級(jí)GOA電路傳遞來的信號(hào)作用。下拉電路負(fù)責(zé)在輸出掃描信號(hào)后，快速將掃描信號(hào)拉低為低電位，即薄膜晶體管的柵極的電位拉低為低電位；下拉保持電路則負(fù)責(zé)將掃描信號(hào)和上拉電路的信號(hào)(通常稱為Q點(diǎn))保持在關(guān)閉狀態(tài)(即設(shè)定的負(fù)電位)，通常有兩個(gè)下拉保持電路交替作用。上升電路則負(fù)責(zé)Q點(diǎn)電位的二次抬升，這樣確保上拉電路的G(N)正常輸出。
[0004]不同的GOA電路可以使用不同的制程。LTPS(Low Temperature Poly-silicon，低溫多晶硅)制程具有高電子迀移率和技術(shù)成熟的優(yōu)點(diǎn)，目前被中小尺寸顯示器廣泛使用。CMOS (Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半導(dǎo)體)LTPS 制程具有低功耗、電子迀移率高、噪聲容限寬等優(yōu)點(diǎn)，因此逐漸為面板廠商使用，如此需要開發(fā)與CMOS LTPS制程對(duì)應(yīng)的GOA電路。


【發(fā)明內(nèi)容】

[0005]本發(fā)明實(shí)施例提供了一種液晶顯示裝置及其柵極驅(qū)動(dòng)器，以適用于CMOS制程，并且增加電路穩(wěn)定性。
[0006]本發(fā)明提供一種柵極驅(qū)動(dòng)器，其包括多個(gè)移位寄存電路，多個(gè)移位寄存電路以串聯(lián)方式進(jìn)行級(jí)聯(lián)，每一移位寄存電路包括:第一上拉電路、第二上拉電路、第一下拉電路、第二下拉電路以及下拉控制電路，第一上拉電路和第二上拉電路串聯(lián)連接在前一級(jí)的柵極驅(qū)動(dòng)信號(hào)和柵極驅(qū)動(dòng)信號(hào)輸出端之間，第一下拉電路、第二下拉電路以及下拉控制電路與第一上拉電路和第二上拉電路并聯(lián)連接，下拉控制電路耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)、第一下拉電路、第二下拉電路、第一電平以及第二電平，下拉控制電路根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)控制第一下拉電路和第二下拉電路。
[0007]其中，移位寄存電路還包括第一電容和第二電容；第一上拉電路包括第一晶體管，第一晶體管的柵極和源極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接；第二上拉電路第二晶體管，第二晶體管的柵極與第一晶體管的漏極連接，源極與第一時(shí)鐘信號(hào)連接，漏極與柵極驅(qū)動(dòng)信號(hào)輸出端連接；第一電容在第二晶體管的漏極和柵極之間；第一下拉電路包括第三晶體管，第三晶體管的源極與柵極驅(qū)動(dòng)信號(hào)輸出端連接，漏極與第一電平連接；第二下拉電路包括第四晶體管，第四晶體管的源極與第一晶體管的漏極連接，漏極與第一電平連接；第二電容的一端與第一電平連接，第二電容的另二端與第三晶體管的柵極和第四晶體管的柵極連接。
[0008]其中，下拉控制電路包括:第五晶體管，第五晶體管的柵極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與第一電平連接，漏極與第三晶體管的柵極和第四晶體管的柵極連接；第六晶體管，第六晶體管的柵極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與第一電平連接；第七晶體管，第七晶體管的柵極與第六晶體管的漏極連接，源極與第二電平連接，漏極與第五晶體管的漏極連接；第三電容，第三電容連接在第七晶體管的源極和柵極之間；第八晶體管，第八晶體管的柵極和漏極與第二電平連接，源極與第六晶體管的漏極連接。
[0009]其中，第一電平為高電平，第二電平為低電平。
[0010]其中，第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管以及第八晶體管均為P型MOS管。
[0011]本發(fā)明還提供一種液晶顯示裝置，其包括液晶顯示面板和柵極驅(qū)動(dòng)器，柵極驅(qū)動(dòng)器與液晶顯示面板連接，用于為液晶顯示面板提供掃描驅(qū)動(dòng)信號(hào)，柵極驅(qū)動(dòng)器包括多個(gè)移位寄存電路，多個(gè)移位寄存電路以串聯(lián)方式進(jìn)行級(jí)聯(lián)，每一移位寄存電路包括:第一上拉電路、第二上拉電路、第一下拉電路、第二下拉電路以及下拉控制電路，第一上拉電路和第二上拉電路串聯(lián)連接在前一級(jí)的柵極驅(qū)動(dòng)信號(hào)和柵極驅(qū)動(dòng)信號(hào)輸出端之間，第一下拉電路、第二下拉電路以及下拉控制電路與第一上拉電路和第二上拉電路并聯(lián)連接，下拉控制電路耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)、第一下拉電路、第二下拉電路、第一電平以及第二電平，下拉控制電路根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)控制第一下拉電路和第二下拉電路。
[0012]其中，移位寄存電路還包括第一電容和第二電容；第一上拉電路包括第一晶體管，第一晶體管的柵極和源極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接；第二上拉電路第二晶體管，第二晶體管的柵極與第一晶體管的漏極連接，源極與第一時(shí)鐘信號(hào)連接，漏極與柵極驅(qū)動(dòng)信號(hào)輸出端連接；第一電容在第二晶體管的漏極和柵極之間；第一下拉電路包括第三晶體管，第三晶體管的源極與柵極驅(qū)動(dòng)信號(hào)輸出端連接，漏極與第一電平連接；第二下拉電路包括第四晶體管，第四晶體管的源極與第一晶體管的漏極連接，漏極與第一電平連接；第二電容的一端與第一電平連接，第二電容的另二端與第三晶體管的柵極和第四晶體管的柵極連接。
[0013]其中，下拉控制電路包括:第五晶體管，第五晶體管的柵極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與第一電平連接，漏極與第三晶體管的柵極和第四晶體管的柵極連接；第六晶體管，第六晶體管的柵極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與第一電平連接；第七晶體管，第七晶體管的柵極與第六晶體管的漏極連接，源極與第二電平連接，漏極與第五晶體管的漏極連接；第三電容，第三電容連接在第七晶體管的源極和柵極之間；第八晶體管，第八晶體管的柵極與和漏極與第二電平連接，源極與第六晶體管的漏極連接。
[0014]其中，第一電平為高電平，第二電平為低電平。
[0015]其中，第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管以及第八晶體管均為P型MOS管。
[0016]通過上述方案，本發(fā)明的有益效果是:本發(fā)明的下拉控制電路耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)、第一下拉電路、第二下拉電路、第一電平以及第二電平，下拉控制電路根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)控制第一下拉電路和第二下拉電路，適用于CMOS制程，并且增加電路穩(wěn)定性。

【專利附圖】

【附圖說明】
[0017]為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。其中:
[0018]圖1是本發(fā)明一實(shí)施例的柵極驅(qū)動(dòng)器的結(jié)構(gòu)示意圖；
[0019]圖2是圖1所不的移位寄存電路的電路圖；
[0020]圖3是圖1所示的柵極驅(qū)動(dòng)器的模擬時(shí)序圖；
[0021]圖4是本發(fā)明一實(shí)施例的液晶顯示裝置的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0022]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性的勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0023]請(qǐng)參見圖1所示，圖1是本發(fā)明一實(shí)施例的柵極驅(qū)動(dòng)器的結(jié)構(gòu)示意圖。如圖1所示，本實(shí)施例所揭示的柵極驅(qū)動(dòng)器10包括多個(gè)移位寄存電路11，多個(gè)移位寄存電路11以串聯(lián)方式進(jìn)行級(jí)聯(lián)。
[0024]如圖2所示，移位寄存電路11包括第一上拉電路111、第二上拉電路112、第一下拉電路113、第二下拉電路114、下拉控制電路115、第一電容Cl、第二電容C2以及第三電容C3。其中，第一上拉電路111和第二上拉電路112串聯(lián)連接在前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-1)和柵極驅(qū)動(dòng)信號(hào)輸出端G(n)之間，第一下拉電路113、第二下拉電路114以及下拉控制電路115與第一上拉電路111和第二上拉電路112并聯(lián)連接，下拉控制電路115耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)、第一下拉電路113、第二下拉電路114、第一電平Vgh以及第二電平Vgl，下拉控制電路115根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)控制第一下拉電路113和第二下拉電路114。
[0025]其中，第一上拉電路111包括第一晶體管Tl，第一晶體管Tl的柵極和源極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)連接；第二上拉電路112包括第二晶體管T2，第二晶體管T2的柵極與第一晶體管Tl的漏極連接，第二晶體管T2的源極與第一時(shí)鐘信號(hào)CK連接，第二晶體管T2的漏極與柵極驅(qū)動(dòng)信號(hào)輸出端G(η)連接，第一電容Cl連接在第二晶體管Τ2的柵極和漏極之間；第一下拉電路113包括第三晶體管Τ3，第三晶體管Τ3的源極和柵極驅(qū)動(dòng)信號(hào)輸出端G(n)連接，第三晶體管T3的漏極與第一電平Vgh連接；第二下拉電路114包括第四晶體管T4，第四晶體管T4的源極與第一晶體管Tl的漏極連接，第四晶體管T4的漏極與第一電平Vgh連接；第二電容C2的一端與第一電平Vgh連接，第二電容C2的另一端與第三晶體管T3的柵極和第四晶體管T4的柵極連接；下拉控制電路115耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)、第三晶體管T3的柵極、第四晶體管T4的柵極、第一電平Vgh以及第二電平Vgl，下拉控制電路115根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)控制第三晶體管T3和第四晶體管T4工作，即控制第三晶體管T3和第四晶體管T4導(dǎo)通或斷開。
[0026]其中，下拉控制電路115包括:第五晶體管T5、第六晶體管T6、第七晶體管T7以及第八晶體管T8。第五晶體管T5的柵極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)連接，第五晶體管T5的源極與第一電平Vgh連接，第五晶體管T5的漏極與第三晶體管T3的柵極和第四晶體管T4的柵極連接；第六晶體管T6的柵極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)連接，第六晶體管T6的源極與第一電平Vgh連接；第七晶體管T7的柵極與第六晶體管T6的漏極連接，第七晶體管T7的源極與第二電平Vgl連接，第七晶體管T7的漏極與第五晶體管T5的漏極連接，第三電容C3連接在第七晶體管T7的源極和柵極之間；第八晶體管T8的柵極和漏極與第二電平Vgl連接，第八晶體管T8的源極與第六晶體管T6的漏極連接。
[0027]在本實(shí)施例中，第一電平Vgh優(yōu)選為高電平，第二電平Vgl優(yōu)選為低電平。第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7以及第八晶體管T8均為P型MOS管，在其他實(shí)施例中，本領(lǐng)域的技術(shù)人員還可以將上述晶體管設(shè)置為其他場效應(yīng)管，例如N型MOS管。
[0028]以下結(jié)合圖3所示的時(shí)序圖詳細(xì)描述柵極驅(qū)動(dòng)器10的工作原理。
[0029]在第一時(shí)刻tl，前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)為低電平，第一晶體管Tl導(dǎo)通，第一時(shí)鐘信號(hào)CK為高電平，第二晶體管T2的柵極為低電平，第二晶體管T2導(dǎo)通；第五晶體管T5和第六晶體管T6均導(dǎo)通，第七晶體管T7的柵極和第八晶體管T8的源極均為高電平，則第七晶體管T7斷開，第八晶體管T8導(dǎo)通；第三晶體管T3的柵極和第四晶體管T4的柵極均為高電平，則第三晶體管T3和第四晶體管T4均斷開；因此，柵極驅(qū)動(dòng)信號(hào)輸出端G(n)輸出的信號(hào)與第一時(shí)鐘信號(hào)CK相同，即柵極驅(qū)動(dòng)信號(hào)輸出端G(η)輸出的信號(hào)為高電平。
[0030]在第二時(shí)刻t2，前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)由低電平變?yōu)楦唠娖?，第一晶體管Tl斷開，第一時(shí)鐘信號(hào)CK由高電平變?yōu)榈碗娖?，第二晶體管T2導(dǎo)通；第五晶體管T5、第六晶體管T6、第七晶體管T7和第八晶體管T8均斷開，第三晶體管T3和第四晶體管T4均斷開；因此，柵極驅(qū)動(dòng)信號(hào)輸出端G(n)輸出的信號(hào)與第一時(shí)鐘信號(hào)CK相同，即柵極驅(qū)動(dòng)信號(hào)輸出端G(n)輸出的信號(hào)由高電平變?yōu)榈碗娖健?br> [0031]在第三時(shí)刻t3，前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)為高電平，第一晶體管Tl斷開，第一時(shí)鐘信號(hào)CK為低電平，第二晶體管T2導(dǎo)通；第五晶體管T5、第六晶體管T6、第七晶體管T7和第八晶體管T8均斷開，第三晶體管T3和第四晶體管T4均斷開；因此，柵極驅(qū)動(dòng)信號(hào)輸出端G(η)輸出的信號(hào)與第一時(shí)鐘信號(hào)CK相同，S卩柵極驅(qū)動(dòng)信號(hào)輸出端G(η)輸出的信號(hào)為低電平。
[0032]在第四時(shí)刻t4，前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)為高電平，第一晶體管Tl斷開，第一時(shí)鐘信號(hào)CK由低電平變高電平，第二晶體管T2導(dǎo)通；第五晶體管T5和第六晶體管T6斷開，第八晶體管T8導(dǎo)通，第七晶體管T7導(dǎo)通，第三晶體管T3的柵極和第四晶體管T4的柵極均為低電平，則第三晶體管T3和第四晶體管T4導(dǎo)通，則柵極驅(qū)動(dòng)信號(hào)輸出端G(η)輸出的信號(hào)持續(xù)為高電平。
[0033]本實(shí)施例通過下拉控制電路115耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)、第三晶體管T3的柵極、第四晶體管T4的柵極、第一電平Vgh以及第二電平Vgl，下拉控制電路115根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)G(n-l)控制第三晶體管T3和第四晶體管T4，適用于CMOS制程，并且增加電路穩(wěn)定性，減少時(shí)鐘信號(hào)數(shù)目。
[0034]本發(fā)明還提供一種液晶顯示裝置，如圖4所示，本實(shí)施例所揭示液晶顯示裝置20包括液晶顯示面板21和柵極驅(qū)動(dòng)器22，柵極驅(qū)動(dòng)器22與液晶顯示面板21連接，并且柵極驅(qū)動(dòng)器22用于為液晶顯示面板21提供掃描驅(qū)動(dòng)信號(hào)，該柵極驅(qū)動(dòng)器22為上述實(shí)施例所揭示的柵極驅(qū)動(dòng)器10，在此不再贅述。
[0035]綜上所述，本發(fā)明的下拉控制電路耦接于前一級(jí)的柵極驅(qū)動(dòng)信號(hào)、第三晶體管的柵極、第四晶體管的柵極、第一電平以及第二電平，下拉控制電路根據(jù)前一級(jí)的柵極驅(qū)動(dòng)信號(hào)控制第三晶體管和第四晶體管，適用于CMOS制程，并且增加電路穩(wěn)定性。
[0036]以上所述僅為本發(fā)明的實(shí)施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的【技術(shù)領(lǐng)域】，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種柵極驅(qū)動(dòng)器，其特征在于，所述柵極驅(qū)動(dòng)器包括多個(gè)移位寄存電路，所述多個(gè)移位寄存電路以串聯(lián)方式進(jìn)行級(jí)聯(lián)，每一所述移位寄存電路包括:第一上拉電路、第二上拉電路、第一下拉電路、第二下拉電路以及下拉控制電路，所述第一上拉電路和所述第二上拉電路串聯(lián)連接在前一級(jí)的柵極驅(qū)動(dòng)信號(hào)和柵極驅(qū)動(dòng)信號(hào)輸出端之間，所述第一下拉電路、第二下拉電路以及下拉控制電路與所述第一上拉電路和所述第二上拉電路并聯(lián)連接，所述下拉控制電路耦接于所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)、所述第一下拉電路、所述第二下拉電路、第一電平以及第二電平，所述下拉控制電路根據(jù)所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)控制所述第一下拉電路和所述第二下拉電路。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動(dòng)器，其特征在于，所述移位寄存電路還包括第一電容和第二電容； 所述第一上拉電路包括第一晶體管，所述第一晶體管的柵極和源極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接； 所述第二上拉電路第二晶體管，所述第二晶體管的柵極與所述第一晶體管的漏極連接，源極與第一時(shí)鐘信號(hào)連接，漏極與柵極驅(qū)動(dòng)信號(hào)輸出端連接； 所述第一電容在所述第二晶體管的漏極和柵極之間； 所述第一下拉電路包括第三晶體管，所述第三晶體管的源極與所述柵極驅(qū)動(dòng)信號(hào)輸出端連接，漏極與所述第一電平連接； 所述第二下拉電路包括第四晶體管，所述第四晶體管的源極與所述第一晶體管的漏極連接，漏極與所述第一電平連接； 所述第二電容的一端與所述第一電平連接，所述第二電容的另二端與所述第三晶體管的柵極和所述第四晶體管的柵極連接。
3.根據(jù)權(quán)利要求2所述的柵極驅(qū)動(dòng)器，其特征在于，所述下拉控制電路包括: 第五晶體管，所述第五晶體管的柵極與所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與所述第一電平連接，漏極與所述第三晶體管的柵極和所述第四晶體管的柵極連接； 第六晶體管，所述第六晶體管的柵極與所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與所述第一電平連接； 第七晶體管，所述第七晶體管的柵極與所述第六晶體管的漏極連接，源極與所述第二電平連接，漏極與所述第五晶體管的漏極連接； 第三電容，所述第三電容連接在所述第七晶體管的源極和柵極之間； 第八晶體管，所述第八晶體管的柵極和漏極與所述第二電平連接，源極與所述第六晶體管的漏極連接。
4.根據(jù)權(quán)利要求3所述的柵極驅(qū)動(dòng)器，其特征在于，所述第一電平為高電平，所述第二電平為低電平。
5.根據(jù)權(quán)利要求4所述的柵極驅(qū)動(dòng)器，其特征在于，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管以及第八晶體管均為P型MOS管。
6.—種液晶顯示裝置，其特征在于，所述液晶顯示裝置包括液晶顯示面板和柵極驅(qū)動(dòng)器，所述柵極驅(qū)動(dòng)器與所述液晶顯示面板連接，用于為所述液晶顯示面板提供掃描驅(qū)動(dòng)信號(hào)，所述柵極驅(qū)動(dòng)器包括多個(gè)移位寄存電路，所述多個(gè)移位寄存電路以串聯(lián)方式進(jìn)行級(jí)聯(lián)，每一所述移位寄存電路包括:第一上拉電路、第二上拉電路、第一下拉電路、第二下拉電路以及下拉控制電路，所述第一上拉電路和所述第二上拉電路串聯(lián)連接在前一級(jí)的柵極驅(qū)動(dòng)信號(hào)和柵極驅(qū)動(dòng)信號(hào)輸出端之間，所述第一下拉電路、第二下拉電路以及下拉控制電路與所述第一上拉電路和所述第二上拉電路并聯(lián)連接，所述下拉控制電路耦接于所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)、所述第一下拉電路、所述第二下拉電路、第一電平以及第二電平，所述下拉控制電路根據(jù)所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)控制所述第一下拉電路和所述第二下拉電路。
7.根據(jù)權(quán)利要求6所述的液晶顯示裝置，其特征在于，所述移位寄存電路還包括第一電容和第二電容； 所述第一上拉電路包括第一晶體管，所述第一晶體管的柵極和源極與前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接； 所述第二上拉電路第二晶體管，所述第二晶體管的柵極與所述第一晶體管的漏極連接，源極與第一時(shí)鐘信號(hào)連接，漏極與柵極驅(qū)動(dòng)信號(hào)輸出端連接； 所述第一電容在所述第二晶體管的漏極和柵極之間； 所述第一下拉電路包括第三晶體管，所述第三晶體管的源極與所述柵極驅(qū)動(dòng)信號(hào)輸出端連接，漏極與所述第一電平連接； 所述第二下拉電路包括第四晶體管，所述第四晶體管的源極與所述第一晶體管的漏極連接，漏極與所述第一電平連接； 所述第二電容的一端與所述第一電平連接，所述第二電容的另二端與所述第三晶體管的柵極和所述第四晶體管的柵極連接。
8.根據(jù)權(quán)利要求7所述的液晶顯示裝置，其特征在于，所述下拉控制電路包括: 第五晶體管，所述第五晶體管的柵極與所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與所述第一電平連接，漏極與所述第三晶體管的柵極和所述第四晶體管的柵極連接； 第六晶體管，所述第六晶體管的柵極與所述前一級(jí)的柵極驅(qū)動(dòng)信號(hào)連接，源極與所述第一電平連接； 第七晶體管，所述第七晶體管的柵極與所述第六晶體管的漏極連接，源極與所述第二電平連接，漏極與所述第五晶體管的漏極連接； 第三電容，所述第三電容連接在所述第七晶體管的源極和柵極之間； 第八晶體管，所述第八晶體管的柵極和漏極與所述第二電平連接，源極與所述第六晶體管的漏極連接。
9.根據(jù)權(quán)利要求8所述的液晶顯示裝置，其特征在于，所述第一電平為高電平，所述第二電平為低電平。
10.根據(jù)權(quán)利要求9所述的液晶顯示裝置，其特征在于，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管以及第八晶體管均為P型MOS 管。
【文檔編號(hào)】G09G3/36GK104517577SQ201410850940
【公開日】2015年4月15日 申請(qǐng)日期:2014年12月30日 優(yōu)先權(quán)日:2014年12月30日
【發(fā)明者】郝思坤 申請(qǐng)人:深圳市華星光電技術(shù)有限公司