專利名稱：視頻處理芯片的多通道視頻輸出架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種視頻處理芯片，具體來說，涉及一種基于總線標準的高效率、低功耗、可重用的視頻處理芯片的多通道視頻輸出架構(gòu)。
背景技術(shù)：
視頻處理系統(tǒng)通常包括視頻輸入模塊、顯存數(shù)據(jù)控制和視頻輸出模塊，視頻輸入模塊從外部獲取視頻圖像數(shù)據(jù)，并進行數(shù)據(jù)的處理，如去噪、色彩增強、分辨率調(diào)整等操作，然后將其寫入外部顯存中；顯存數(shù)據(jù)控制模塊是連接視頻處理芯片與外部顯存的橋梁，它負責顯存的仲裁和數(shù)據(jù)寫入與讀出；視頻輸出模塊通過顯存數(shù)據(jù)控制器從顯存中讀取視頻 圖像數(shù)據(jù)，進行色彩像素擴展、色彩空間轉(zhuǎn)換、時序產(chǎn)生操作，最后輸出給外部接收系統(tǒng)進行視頻顯示。視頻處理系統(tǒng)通常都具有多個的處理通道，如高清標清視頻通道、OSD顯示通道和PIP顯示通道，不同通道需要進行整合輸出，如畫面的選通和半透明效果疊加，多通道的數(shù)據(jù)需要解決仲裁和通道效率問題，以實現(xiàn)視頻的流暢顯示。目前的視頻處理芯片輸出模塊大多采用的是直接連接到顯存控制器的方法，通過顯存控制器讀取顯存中數(shù)據(jù)，這種方法的缺點在于缺乏統(tǒng)ー的接ロ標準，這造成了芯片系統(tǒng)模塊劃分和時序規(guī)定上的困難，并影響了設(shè)計系統(tǒng)的修改和模塊的重復(fù)利用。

發(fā)明內(nèi)容
針對以上的不足，本發(fā)明提供了一種基于總線標準的高效率、低功耗、可重用的視頻處理芯片的多通道視頻輸出架構(gòu)，它包括可接在同一根總線或者不同總線上，包含數(shù)個獨立的數(shù)據(jù)源獲取接ロ的總線接ロ單元；對應(yīng)于每個數(shù)據(jù)源獲取接ロ擁有一路獨立的視頻處理通道，且對接收的數(shù)據(jù)進行數(shù)據(jù)擴展、色彩空間轉(zhuǎn)換和色彩增強操作的獨立處理通道単元；將總線接ロ単元的每個數(shù)據(jù)源獲取接ロ分別與獨立處理通道単元的各視頻處理通道進行選通配對的交換矩陣；對各路的視頻處理通道進行RGB色彩調(diào)整、半透明疊加和通道的合并操作的合成處理通道單元；產(chǎn)生正確的VGA時序、TCON時序和LCD時序，驅(qū)動外部顯示設(shè)備輸出顯示的時序產(chǎn)生器；將各路視頻處理通道直接映射到外部的總線系統(tǒng)的一部分地址空間上的APB寄存器接ロ単元；將合成處理通道単元處理后的數(shù)據(jù)進行數(shù)據(jù)格式匹配，然后根據(jù)時序控制信號完成視頻數(shù)據(jù)輸出的輸出控制単元。每一所述數(shù)據(jù)源獲取接ロ滿足AMBA AHB 2. O接ロ標準。每一所述數(shù)據(jù)源獲取接ロ包括DMA控制器、FIFO、數(shù)據(jù)提取器和數(shù)據(jù)擴展器，所述DMA控制器根據(jù)FIFO當前狀態(tài)產(chǎn)生AHB總線時序，從總線中讀取數(shù)據(jù)；所述FIFO作為數(shù)據(jù)的緩沖器和電路中不同時鐘的轉(zhuǎn)換器，保證視頻的流暢輸出顯示；所述數(shù)據(jù)提取器根據(jù)時序產(chǎn)生器的控制信號從FIFO中讀取數(shù)據(jù)；所述數(shù)據(jù)擴展器對數(shù)據(jù)的像素進行擴展操作。所述數(shù)據(jù)源獲取接ロ的個數(shù)為四個。所述視頻處理通道為一路YUV處理通道和三路RGB處理通道。所述時序產(chǎn)生器包括水平計數(shù)器、垂直計數(shù)器和多個可配置的計數(shù)控制寄存器，水平計數(shù)器以像素時鐘進行計數(shù)，垂直計數(shù)器在水平計數(shù)器計滿一行時加一，一部分計數(shù)控制寄存器用于產(chǎn)生輸出時序控制信號；另一部分計數(shù)控制寄存器用于產(chǎn)讀取使能信號和數(shù)據(jù)有效信號，控制總線接ロ単元數(shù)據(jù)獲取和獨立處理通道単元的數(shù)據(jù)獲取。所述合成處理通道単元包括實現(xiàn)RGB色彩調(diào)整操作的RGB調(diào)整單元；實現(xiàn)半透明疊加操作的半透明疊加單元；實現(xiàn)通道的合并操作的通道合并單元。本發(fā)明的有益效果首先，本發(fā)明擁有四個獨立的數(shù)據(jù)源獲取接ロ通道，并采用標準的AMBA AHB2. O接ロ，這極大的增強了發(fā)明電路的適用性和可擴展性。其次，本發(fā)明的數(shù)據(jù)源獲取接ロ包括DMA控制器、FIFO、數(shù)據(jù)提取器和數(shù)據(jù)擴展器，F(xiàn)IFO用以緩沖從總線上獲取來的視頻圖像數(shù)據(jù)，F(xiàn)IFO作為數(shù)據(jù)的緩沖器和電路中不同時鐘的轉(zhuǎn)換器，可以保證視頻的流暢輸出顯示，另ー方面，視頻處理通道從FIFO中讀取數(shù)據(jù)，而不是從AHB總線上直接獲取，這極大增強了系統(tǒng)的總線效率和保證視頻的流暢顯示。



圖I為本發(fā)明的視頻處理芯片的多通道視頻輸出架構(gòu)的功能框架示意圖；圖2為本發(fā)明的視頻處理芯片的多通道視頻輸出架構(gòu)的實現(xiàn)流程圖；圖3為本發(fā)明的獲取視頻數(shù)據(jù)源的原理圖；圖4為本發(fā)明的數(shù)據(jù)源獲取接ロ的功能框架示意圖；圖5為本發(fā)明的時序產(chǎn)生器的功能框架示意圖；圖6為本發(fā)明的半透明疊加單元的原理示意圖；圖7為本發(fā)明的視頻處理芯片的多通道視頻輸出架構(gòu)應(yīng)用實例示意圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明進行進ー步闡述。如圖I所示，本發(fā)明的視頻處理芯片的多通道視頻輸出架構(gòu)由總線接ロ単元、交換矩陣、獨立處理通道単元、合成處理通道単元、APB寄存器接ロ単元和輸出控制單元組成，其中，總線接ロ單元擁有四個獨立的數(shù)據(jù)源獲取接ロ，每個數(shù)據(jù)源獲取接ロ滿足AMBAAHB2. O接ロ標準，四個數(shù)據(jù)源獲取接ロ可連接到相同的總線上或者不同的總線上；獨立處理通道單元包含四路獨立的視頻處理通道，其中一路為YUV處理通道，其它三路為RGB處理通道，獨立處理通道単元實現(xiàn)對接收的視頻數(shù)據(jù)進行數(shù)據(jù)擴展、色彩空間轉(zhuǎn)換和色彩增強操作；交換矩陣通過矩陣選通方式匹配總線接ロ単元的四個數(shù)據(jù)源獲取接ロ與獨立處理通道単元的四路視頻處理通道，使得任意一個數(shù)據(jù)源獲取接ロ都可映射到任意一路視頻處理通道；合成處理通道単元包括RGB調(diào)整單元、半透明疊加單元和通道合并單元，RGB調(diào)整單元實現(xiàn)RGB色彩調(diào)整操作，半透明疊加單元實現(xiàn)半透明疊加操作，通道合并單元實現(xiàn)通道的合并操作；時序產(chǎn)生器產(chǎn)生相應(yīng)的VGA時序、TCON時序和LCD時序，驅(qū)動外部接收模塊顯示出視頻信息，同時也是本發(fā)明的核心控制模塊;APB寄存器接ロ單元將各路視頻處理通道直接映射到外部的總線系統(tǒng)的一部分地址空間上，通過APB寄存器接ロ單元對內(nèi)部寄存器進行訪問；輸出控制單元將合成處理通道単元處理后的數(shù)據(jù)進行數(shù)據(jù)格式匹配，然后根據(jù)時序控制信號完成視頻數(shù)據(jù)輸出，本發(fā)明可在FPGA中和ASIC中實現(xiàn)。如圖2所示，從視頻處理芯片的多通道視頻輸出架構(gòu)的實現(xiàn)流程上，本發(fā)明在復(fù)位后進入正確工作狀態(tài)；時序產(chǎn)生器進行計數(shù)，通過水平計數(shù)和垂直計數(shù)確定視頻數(shù)據(jù)是否有效或消隱，當處于視頻有效時，視頻處理通道向相應(yīng)的總線接ロ單元請求數(shù)據(jù)；總線接ロ単元對系統(tǒng)總線進行申請控制，完成一次突發(fā)傳輸，然后將數(shù)據(jù)傳送給獨立處理通道單元的視頻處理通道；視頻處理通道在獲得數(shù)據(jù)后進行數(shù)據(jù)的轉(zhuǎn)換處理，包括數(shù)據(jù)的擴展、色彩空間的轉(zhuǎn)換和色彩增強等操作；在完成獨立處理通道単元的處理后，合成處理通道単元對四路過來的數(shù)據(jù)進行匯合處理；最后由輸出控制模塊將數(shù)據(jù)格式進行匹配后加上時序控制信號完成輸出。視頻圖像數(shù)據(jù)保存在外部顯存RAM上，具有不同通道的視頻圖像數(shù)據(jù)在外部顯存RAM上具有不同的地址空間，如圖3所示，本發(fā)明總線接ロ単元通過可配置的內(nèi)部寄存器記錄視頻圖像數(shù)據(jù)在外部顯存RAM中的起始地址和結(jié)束地址，以此標識視頻圖像數(shù)據(jù)的信息，在傳輸過程中，進行順序方式的數(shù)據(jù)的讀取與傳輸。為提高總線的效率和保證視頻流暢的顯示，在總線接ロ單元與交換矩陣之間加入ー個32位的1024字的FIFO (先入先出隊列)，用以緩沖從總線上獲取來的視頻圖像數(shù)據(jù)，因此，總線接ロ単元需要滿足的是最大程 度上的傳輸，只要接收FIFO不滿，即可同AHB總線上獲取數(shù)據(jù)并寫入FIFO中；另一方面，視頻處理通道從FIFO中讀取數(shù)據(jù)，而不是從AHB總線上直接獲取，這極大增強了系統(tǒng)的總線效率和保證視頻的流暢顯示。圖4是數(shù)據(jù)源獲取接ロ的設(shè)計結(jié)構(gòu)，總線接ロ単元實際上有四個這樣的設(shè)計結(jié)構(gòu)，數(shù)據(jù)源獲取接ロ包括DMA控制器、FIFO、數(shù)據(jù)提取器和數(shù)據(jù)擴展器，DMA控制器根據(jù)FIFO當前狀態(tài)產(chǎn)生AHB總線時序，從總線中讀取數(shù)據(jù)；FIF0作為數(shù)據(jù)的緩沖器，保證視頻的流暢輸出顯示，另外還作為電路中不同時鐘的轉(zhuǎn)換器，在FIFO左邊使用的是總線時鐘，在FIFO右邊使用的是輸出像素時鐘；數(shù)據(jù)提取器根據(jù)時序產(chǎn)生器的控制信號從FIFO中依次讀取數(shù)據(jù)；數(shù)據(jù)擴展器是對視頻數(shù)據(jù)的像素進行擴展操作，如RGB565的數(shù)據(jù)擴展為RGB888的格式，或者UYVY的數(shù)據(jù)擴展YUV的格式?？偩€接ロ単元在每ー視頻幀的結(jié)束時候，都進行ー次同步復(fù)位，從而避免在總線上傳輸出錯引起的錯誤積累。如圖5所示，本發(fā)明的時序產(chǎn)生器內(nèi)部擁有兩個16位的計數(shù)器，分別為水平計數(shù)器和垂直計數(shù)器，水平計數(shù)器以像素時鐘進行計數(shù)，垂直計數(shù)器在水平計數(shù)器計滿一行時加一，時序產(chǎn)生器內(nèi)部同時擁有多個可配置的計數(shù)控制寄存器，如水平總長度、水平有效起始、水平有效結(jié)束、水平同步起始和水平同步結(jié)束等，這些寄存器由需要輸出的畫面決定，計數(shù)器與相應(yīng)寄存器的比較，確定了本發(fā)明的工作狀態(tài)，而這些狀態(tài)又決定了其它各單元的工作狀態(tài)。本發(fā)明時序產(chǎn)生器擁有五組比較寄存器，一組是作為輸出時序控制信號，如水平同步信號、垂直同步信號和消隱信號；另外四組對應(yīng)的是四個視頻處理通道和總線接ロ，產(chǎn)生讀取使能信號和數(shù)據(jù)有效信號，控制總線接ロ単元數(shù)據(jù)獲取和獨立處理通道的數(shù)據(jù)獲取。視頻數(shù)據(jù)經(jīng)總線接ロ單元緩存在FIFO中，獨立處理通道単元根據(jù)時序產(chǎn)生器的時序控制信號從FIFO中進行讀取，然后進行變換處理；在完成獨立處理通道単元處理后，進入合成處理通道単元的視頻數(shù)據(jù)是統(tǒng)一的24位的RGB格式數(shù)據(jù)；然后進行的是RGB色彩調(diào)整、半透明疊加和通道的合并操作。圖6顯示了紅色分量進行半透明的疊加操作，在經(jīng)過兩個四選ー的選通器后，從四路獨立處理通道中選出兩路，選中的兩路信號先進行系數(shù)乘積操作后進行相加，事實上，進行半透明疊加操作是對紅綠藍分量的同時操作，為簡化說明，圖6只示意了紅色分量的半透明疊加操作。本發(fā)明的視頻處理芯片的多通道視頻輸出架構(gòu)的特點在于擁有四個獨立的數(shù)據(jù)源獲取接ロ通道，并采用標準的AMBA AHB2. O接ロ，這極大的增強了發(fā)明電路的適用性和可擴展性。如圖7所示是本發(fā)明電路的ー個應(yīng)用實例，系統(tǒng)中擁有兩條獨立的AHB總線。本發(fā)明同時連接在這兩條總線上面，高清標清通道和PIP通道劃分在AHB2總線上，OSD通道劃分在AHBl總線上。這樣可以利用處理器產(chǎn)生OSD信號，對于處理器來說，本發(fā)明就類似于ー個VGA控制器，支持運行Linux操作系統(tǒng)。這樣雙總線的系統(tǒng)結(jié)構(gòu)可使系統(tǒng)高速地并行工作，但需要兩部分的顯存，若需要進行低資源利用的考慮，只希望使用一部分的顯存，可將四個數(shù)據(jù)源獲取接ロ接在同一條總線上，即可實現(xiàn)使用一部分的顯存，四個視頻通道都從同一個顯存中獲取數(shù)據(jù)。以上所述僅為本發(fā)明的較佳實施方式，本發(fā)明并不局限于上述實施方式，在實施過程中可能存在局部微小的結(jié)構(gòu)改動，如果對本發(fā)明的各種改動或變型不脫離本發(fā)明的精 神和范圍，且屬于本發(fā)明的權(quán)利要求和等同技術(shù)范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型。
權(quán)利要求
1.一種視頻處理芯片的多通道視頻輸出架構(gòu)，其特征在于，它包括 可接在同一根總線或者不同總線上，包含數(shù)個獨立的數(shù)據(jù)源獲取接ロ的總線接ロ單元; 對應(yīng)于每個數(shù)據(jù)源獲取接ロ擁有一路獨立的視頻處理通道，且對接收的數(shù)據(jù)進行數(shù)據(jù)擴展、色彩空間轉(zhuǎn)換和色彩增強操作的獨立處理通道単元； 將總線接ロ単元的每個數(shù)據(jù)源獲取接ロ分別與獨立處理通道単元的各視頻處理通道進行選通配對的交換矩陣； 對各路的視頻處理通道進行RGB色彩調(diào)整、半透明疊加和通道的合并操作的合成處理通道単元； 產(chǎn)生正確的VGA時序、TCON時序和IXD時序，驅(qū)動外部顯示設(shè)備輸出顯示的時序產(chǎn)生器； 將各路視頻處理通道直接映射到外部的總線系統(tǒng)的一部分地址空間上的APB寄存器接ロ単元； 將合成處理通道単元處理后的數(shù)據(jù)進行數(shù)據(jù)格式匹配，然后根據(jù)時序控制信號完成視頻數(shù)據(jù)輸出的輸出控制単元。
2.根據(jù)權(quán)利要求I所述的視頻處理芯片的多通道視頻輸出架構(gòu)，其特征在于，每一所述數(shù)據(jù)源獲取接ロ滿足AMBA AHB 2. O接ロ標準。
3.根據(jù)權(quán)利要求2所述的視頻處理芯片的多通道視頻輸出架構(gòu)，其特征在于，每一所述數(shù)據(jù)源獲取接ロ包括DMA控制器、FIFO、數(shù)據(jù)提取器和數(shù)據(jù)擴展器，所述DMA控制器根據(jù)FIFO當前狀態(tài)產(chǎn)生AHB總線時序，從總線中讀取數(shù)據(jù)；所述FIFO作為數(shù)據(jù)的緩沖器和電路中不同時鐘的轉(zhuǎn)換器，保證視頻的流暢輸出顯示；所述數(shù)據(jù)提取器根據(jù)時序產(chǎn)生器的控制信號從FIFO中讀取數(shù)據(jù)；所述數(shù)據(jù)擴展器對數(shù)據(jù)的像素進行擴展操作。
4.根據(jù)權(quán)利要求I所述的視頻處理芯片的多通道視頻輸出架構(gòu)，其特征在于，所述數(shù)據(jù)源獲取接ロ的個數(shù)為四個。
5.根據(jù)權(quán)利要求4所述的視頻處理芯片的多通道視頻輸出架構(gòu)，其特征在于，所述視頻處理通道為一路YUV處理通道和三路RGB處理通道。
6.根據(jù)權(quán)利要求I所述的視頻處理芯片的多通道視頻輸出架構(gòu)，其特征在于，所述時序產(chǎn)生器包括水平計數(shù)器、垂直計數(shù)器和多個可配置的計數(shù)控制寄存器，水平計數(shù)器以像素時鐘進行計數(shù)，垂直計數(shù)器在水平計數(shù)器計滿一行時加一，一部分計數(shù)控制寄存器用于產(chǎn)生輸出時序控制信號；另一部分計數(shù)控制寄存器用于產(chǎn)讀取使能信號和數(shù)據(jù)有效信號，控制總線接ロ単元數(shù)據(jù)獲取和獨立處理通道単元的數(shù)據(jù)獲取。
7.根據(jù)權(quán)利要求I所述的視頻處理芯片的多通道視頻輸出架構(gòu)，其特征在于，所述合成處理通道単元包括 實現(xiàn)RGB色彩調(diào)整操作的RGB調(diào)整單元； 實現(xiàn)半透明疊加操作的半透明疊加單元； 實現(xiàn)通道的合并操作的通道合并單元。
全文摘要
本發(fā)明公開了一種基于總線標準的高效率、低功耗、可重用的視頻處理芯片的多通道視頻輸出架構(gòu)，它包括包含數(shù)個獨立的數(shù)據(jù)源獲取接口的總線接口單元；包含數(shù)個獨立的視頻處理通道，且對接收的數(shù)據(jù)進行數(shù)據(jù)擴展、色彩空間轉(zhuǎn)換和色彩增強操作的獨立處理通道單元；將每個數(shù)據(jù)源獲取接口與各視頻處理通道進行選通配對的交換矩陣；對各視頻處理通道進行RGB色彩調(diào)整、半透明疊加和通道的合并操作的合成處理通道單元；產(chǎn)生VGA時序、TCON時序和LCD時序，驅(qū)動輸出顯示的時序產(chǎn)生器；將各路視頻處理通道直接映射到外部的總線系統(tǒng)的地址空間上的APB寄存器接口單元；將合成處理通道單元處理后的數(shù)據(jù)進行數(shù)據(jù)格式匹配，根據(jù)時序控制信號完成數(shù)據(jù)輸出的輸出控制單元。
文檔編號G09G5/00GK102682735SQ20121010091
公開日2012年9月19日 申請日期2012年4月6日 優(yōu)先權(quán)日2012年4月6日
發(fā)明者徐永鍵, 梁明蘭, 譚洪舟, 鄭勇飛, 陸許明 申請人:東莞中山大學研究院