專利名稱：柵極驅(qū)動電路單元、柵極驅(qū)動電路和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子顯示領(lǐng)域，具體涉及一種柵極驅(qū)動電路以及具有該柵極驅(qū)動電路的顯示裝置。
背景技術(shù)：
液晶顯示(Liquid Crystal Display)具有重量輕、厚度薄和功耗低等優(yōu)點，廣泛應(yīng)用于顯示領(lǐng)域中。柵極驅(qū)動電路是液晶顯示裝置的重要構(gòu)成部件之一，通常以外部芯片 (Integrated Circuit, IC)的形式安裝在顯示裝置上。近年來，集成柵極驅(qū)動地電路成為顯示技術(shù)的研究熱點。所謂集成柵極電路是指柵極驅(qū)動電路由薄膜晶體管(TFT)構(gòu)成，并且與面板中的像素TFT同時制作并形成于顯示基板之上的柵極驅(qū)動電路。采用集成柵極驅(qū)動電路的顯示裝置不僅能減少外圍柵極驅(qū)動芯片的數(shù)量和相應(yīng)的壓封工藝，而且能使顯示模組更緊湊，顯示裝置的機(jī)械和電學(xué)可靠性也得以加強(qiáng)。另外，驅(qū)動電路的集成化設(shè)計能讓顯示面板的厚度減薄、邊框變窄、質(zhì)量減輕。因此顯示裝置的成本降低，外觀更美觀。由于非晶硅TFT工藝具有加工溫度低、器件性能均勻、成本低和適用于大面積顯示的特點，人們進(jìn)行了非晶硅TFT集成柵極驅(qū)動電路的研究。但是非晶硅TFT存在載流子遷移率低的問題，它的遷移率往往不到lcm2/V*S。雖然采用自舉(Bootstrap)的方式能提高非晶硅TFT的驅(qū)動能力，但是電路中的TFT仍具有較大的尺寸。特別地，用于柵線充、放電的TFT的柵寬在幾千微米尺度。這正是先前的柵極驅(qū)動電路設(shè)計采用了較多的器件、較復(fù)雜的電路結(jié)構(gòu)的原因。這些柵極驅(qū)動電路不僅占據(jù)了較大的版圖面積，還影響到電路的成品率，因而制約了集成柵極驅(qū)動電路在顯示面板上的應(yīng)用。特別是隨著顯示面板分辨率的提高，顯示面板中驅(qū)動負(fù)載也相應(yīng)增大，這就要求驅(qū)動電路TFT的尺寸也要增大。另一方面，面板為了能獲得更高的成品率和更好的視覺體驗，則要求集成柵極驅(qū)動電路在完成驅(qū)動功能的同時，具有更精簡的電路結(jié)構(gòu)和更小的電路面積。尤其在中小尺寸的顯示面板中， 驅(qū)動電路面積的限制更加苛刻。因此，如何減少晶體管數(shù)量、降低集成柵極驅(qū)動電路復(fù)雜程度，從而在窄邊框顯示面板上實現(xiàn)面積小、成品率高的集成柵極驅(qū)動電路是一個亟待解決的問題。

發(fā)明內(nèi)容
本發(fā)明要解決的主要技術(shù)問題是提供一種結(jié)構(gòu)精簡的柵極驅(qū)動電路單元，從而簡化了柵極驅(qū)動電路，有效利用了面板的面積。根據(jù)本發(fā)明的第一方面，提供一種柵極驅(qū)動電路單元，包括第一信號輸入端，用于接收輸入第一脈沖信號；第二信號輸入端，用于接收輸入第二脈沖信號；信號輸出端，用于輸出柵極驅(qū)動信號；第一時鐘信號輸入端，用于接收輸入第一時鐘信號；驅(qū)動部分，用于在柵極驅(qū)動電路單元處于選中階段時向像素區(qū)域柵線輸出驅(qū)動信號；所述驅(qū)動部分包括第一晶體管、第二晶體管、第三晶體管和電容，其中所述第一晶體管的控制端和第一端耦接于所述第一信號輸入端，第二端耦接于所述第二晶體管的控制端； 所述第二晶體管的第一端耦接于所述第一時鐘信號輸入端，第二端耦接于信號輸出端，控制端耦接于所述第一晶體管的第二端；所述第三晶體管的第一端耦接于所述第二晶體管的控制端，第二端耦接到地，控制端耦接于第二信號輸入端；所述電容的一端耦接于所述第二晶體管的控制端，另一端耦接于信號輸出端；所述第一時鐘信號輸入端、第一信號輸入端和第二信號輸入端被配置為當(dāng)?shù)谝幻}沖信號到來時，第一時鐘信號為低電平，使得第二晶體管在第一時鐘信號變?yōu)楦唠娖街皩?dǎo)通，將信號輸出端耦合到第一時鐘信號輸入端，隨第一時鐘信號輸出低電平；當(dāng)?shù)谝粫r鐘信號變?yōu)楦唠娖綍r，繼續(xù)導(dǎo)通的第二晶體管將信號輸出端耦合到第一時鐘信號輸入端， 輸出高電平的驅(qū)動信號；當(dāng)?shù)谝粫r鐘信號變?yōu)橄乱恢芷诘牡碗娖綍r，第二脈沖信號到來，且第二脈沖信號相比于第一時鐘信號的低電平具有時間上的延遲。本發(fā)明還提供一種柵極驅(qū)動電路，包括n+1級如上述的柵極驅(qū)動電路單元、第一時鐘線、第二時鐘線以及啟動信號線，其中η為自然數(shù)，所述第一時鐘線和第二時鐘線提供周期相同且互補(bǔ)的兩個時鐘信號，所述啟動信號線分別連接到第一級柵極驅(qū)動電路單元的第一信號輸入端和第n+1級柵極驅(qū)動電路單元的第二信號輸入端輸入，所述每一級柵極驅(qū)動電路單元的信號輸出端輸出的驅(qū)動信號經(jīng)過像素區(qū)域的柵線延遲后輸入到前一級柵極驅(qū)動電路單元的第二信號輸入端和后一級柵極驅(qū)動電路單元的第一信號輸入端，所述奇數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第一時鐘線，第二時鐘信號輸入端耦接到第二時鐘線，所述偶數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第二時鐘線， 第二時鐘信號輸入端耦接到第一時鐘線。根據(jù)本發(fā)明的第二方面，提供一種柵極驅(qū)動電路單元，包括第一信號輸入端，用于接收輸入第一脈沖信號；第二信號輸入端，用于接收輸入第二脈沖信號；信號輸出端，用于輸出柵極驅(qū)動信號；第一時鐘信號輸入端，用于接收輸入第一時鐘信號；第三時鐘信號輸入端，用于接收輸入第三時鐘信號；驅(qū)動部分，用于在柵極驅(qū)動電路單元處于選中階段時向像素區(qū)域柵線輸出驅(qū)動信號；所述驅(qū)動部分包括第一晶體管、第二晶體管、第三晶體管和電容，其中所述第一晶體管的控制端和第一端耦接于所述第一信號輸入端，第二端耦接于所述第二晶體管的控制端； 所述第二晶體管的第一端耦接于所述第一時鐘信號輸入端，第二端耦接于信號輸出端，控制端耦接于所述第一晶體管的第二端；所述第三晶體管的第一端耦接于所述第二晶體管的控制端，第二端耦接到第三時鐘信號輸入端，控制端耦接于第二信號輸入端；所述電容的一端耦接于所述第二晶體管的控制端，另一端耦接于信號輸出端；所述第一時鐘信號輸入端、第三時鐘信號輸入端、第一信號輸入端和第二信號輸入端被配置為當(dāng)?shù)谝幻}沖信號到來時，第一時鐘信號為低電平，使得第二晶體管在第一時鐘信號變?yōu)楦唠娖街皩?dǎo)通，將信號輸出端耦合到第一時鐘信號輸入端，隨第一時鐘信號輸出低電平；當(dāng)?shù)谝粫r鐘信號變?yōu)楦唠娖綍r，繼續(xù)導(dǎo)通的第二晶體管將信號輸出端耦合到第一時鐘信號輸入端，輸出高電平的驅(qū)動信號；當(dāng)?shù)谝粫r鐘信號變?yōu)橄乱恢芷诘牡碗娖綍r，第二脈沖信號到來，且第三時鐘信號的低電平相比于第二脈沖信號具有時間上的延遲。本發(fā)明還提供一種柵極驅(qū)動電路，包括n+1級如上述的柵極驅(qū)動電路單元、第一時鐘線、第二時鐘線、第三時鐘線以及啟動信號線，其中η為自然數(shù)，所述第一時鐘線和第二時鐘線提供周期相同且互補(bǔ)的第一時鐘信號和第二時鐘信號，第三時鐘線提供的第三時鐘信號的周期不同于第一時鐘線提供的第一時鐘信號的周期，所述啟動信號線分別連接到第一級柵極驅(qū)動電路單元的第一信號輸入端和第n+1級柵極驅(qū)動電路單元的第二信號輸入端輸入，所述每一級柵極驅(qū)動電路單元的信號輸出端連接到前一級柵極驅(qū)動電路單元的第二信號輸入端和后一級柵極驅(qū)動電路單元的第一信號輸入端，所述奇數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第一時鐘線，第二時鐘信號輸入端耦接到第二時鐘線， 所述偶數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第二時鐘線，第二時鐘信號輸入端耦接到第一時鐘線，所述第三時鐘信號輸入端耦接到第三時鐘線。在一實施例中，柵極驅(qū)動電路單元還包括保持部分，其用于在柵極驅(qū)動電路單元處于非選中階段時將信號輸出端保持在低電平。在一具體實施例中，柵極驅(qū)動電路單元還包括第二時鐘信號輸入端，其用于接收輸入第二時鐘信號，所述第二時鐘信號和第一時鐘信號為周期相同的互補(bǔ)時鐘信號；所述保持電路單元包括第一保持電路和第二保持電路，其中第一保持部包括第五晶體管、第六晶體管和第九晶體管，第五晶體管的第一端耦接于第一時鐘信號輸入端，第二端耦接于第六晶體管的控制端，控制端耦接于第一時鐘信號輸入端；第六晶體管的第一端耦接于信號輸出端，第二端耦接到地，控制端耦接于第五晶體管的第二端；第七晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于信號輸出端；第九晶體管的第一端耦接于第二晶體管的控制端，第二端耦接于該信號輸出端，控制端耦接于第一時鐘信號輸入端；所述第二保持電路包括第四晶體管，所述第四晶體管的第一端耦接于信號輸出端，第二端耦接到地，控制端耦接于第二時鐘信號輸入端；所述第一保持電路還包括第七晶體管，所述第七晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于信號輸出端；所述第二保持電路還包括第八晶體管，所述第八晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于第二時鐘信號輸入端。本發(fā)明還提供一種顯示裝置，包括面板，所述面板包括由多個像素構(gòu)成的二維像素陣列、以及與每個像素陣列相連的第一方向的多條數(shù)據(jù)線和第二方向的多條柵極掃描線；數(shù)據(jù)驅(qū)動電路，用于給所述數(shù)據(jù)線提供圖像信號；和上述任一柵極驅(qū)動電路，所述柵極驅(qū)動電路的每一級柵極驅(qū)動電路單元的信號輸出端耦接到對應(yīng)的柵極掃描線。與現(xiàn)有技術(shù)相比，本發(fā)明實施例通過減少柵極驅(qū)動電路單元中晶體管的數(shù)量，節(jié)省了電路的面積，使得柵極驅(qū)動電路結(jié)構(gòu)精簡，從而更有效利用了顯示裝置面板的面積，使得該柵極驅(qū)動電路能夠滿足更高應(yīng)用條件的使用。


圖1為本發(fā)明實施例一提供的一種柵極驅(qū)動電路單元的電路圖；圖2為圖1柵極驅(qū)動電路單元工作的時序圖3為像素區(qū)域中近端遠(yuǎn)端信號時間延遲差異示意圖；圖4本發(fā)明實施例一提供的一種柵極驅(qū)動電路的電路圖；圖5為圖4柵極驅(qū)動電路工作的時序圖；圖6為本發(fā)明實施例二提供的一種柵極驅(qū)動單元電路圖；圖7為圖6柵極驅(qū)動電路單元工作的時序圖；圖8為本發(fā)明實施例二提供的一種柵極驅(qū)動電路的電路圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面結(jié)合附圖和實施例對本發(fā)明作進(jìn)一步的詳細(xì)描述。首先對本申請中用到的術(shù)語進(jìn)行解釋。本申請中的晶體管為三端子晶體管，其三個端子為第一端、第二端和控制端，對于 MOS晶體管，第一端指MOS晶體管的源級或漏極，第二端相應(yīng)地指MOS晶體管的漏極或源級， 控制端指MOS晶體管的柵極。本申請實施例的發(fā)明構(gòu)思是在柵極驅(qū)動電路的各級單元電路中，通過延遲充電晶體管的工作時間，使用同一路徑為一行/列像素開關(guān)進(jìn)行充電和放電，從而移除單元電路中用于為單元電路信號輸出端VO放電的晶體管，實現(xiàn)精簡電路結(jié)構(gòu)和節(jié)省電路面積的目的。下面以晶體管為MOS晶體管為例對電路進(jìn)行說明。實施例一請參閱圖1所示，圖1為本發(fā)明實施例提供的一種柵極驅(qū)動電路單元，本發(fā)明第一實施例以延遲VI2的輸入信號為出發(fā)點。電路單元輸出端所輸出的信號通過面板中像素區(qū)域的柵線負(fù)載傳遞至后一級電路單元時，后一級電路單元第二信號輸入端VI2所輸入信號較前一級電路單元輸出端VO所輸出的信號有時間上的延遲，以此可以延緩Q點電荷的釋放。該柵極驅(qū)動電路單元包括兩個信號輸入端，第一信號輸入端VIl和第二信號輸入端VI2 ；兩個時鐘信號輸入端，第一時鐘信號輸入端VA和第二時鐘信號輸入端VB，兩個時鐘信號輸入端輸入兩列占空比50%的方波時鐘信號，而兩列時鐘信號是互補(bǔ)信號；一個信號輸出端V0，用作單元電路輸出柵極驅(qū)動信號，同時也用作前一級和后一級的信號輸入端輸入信號；一個公共地端VSS ；晶體管M2的柵極節(jié)點Q。圖1所示柵極驅(qū)動電路單元包括驅(qū)動部分(Drive)和保持部分(Hold)。驅(qū)動部分是在選中階段向柵線輸出柵極驅(qū)動信號的電路部分，它包括三個晶體管第一晶體管Ml、第二晶體管M2、第三晶體管M3和電容C。保持部分是在單元電路處于非選中階段時將信號輸出端(即柵線)保持在低電平的電路部分。它包括六個晶體管M4 M9。本發(fā)明單元電路較現(xiàn)有技術(shù)的柵極驅(qū)動電路的單元電路，延緩了節(jié)點Q的放電過程，充分利用晶體管M2為單元電路信號輸出端VO進(jìn)行放電，可省去單元電路中用于為單元電路信號輸出端VO放電的晶體管，從而減少了晶體管的
8數(shù)量，節(jié)省了電路面積。驅(qū)動部分(Drive)中晶體管Ml柵極和漏極耦接于上述第一信號輸入端VII，源極耦接于上述節(jié)點Q ；晶體管M2柵極節(jié)點Q耦接于晶體管Ml源極，漏極耦接于上述第一時鐘信號輸入端VA，源極耦接于上述電源電路輸出端VO ；晶體管M3柵極耦接于上述第二時鐘信號輸入端VI2，漏極耦接于上述節(jié)點Q，源極耦接于上述公共地端VSS ；電容C 一端耦接于上述節(jié)點Q，另一端耦接于上述單元電路輸出端V0。晶體管Ml以二極管連接方式，以第一信號輸入端VIl所提供的信號為驅(qū)動信號， 為單元電路內(nèi)的節(jié)點Q充電，更具體地，當(dāng)?shù)谝恍盘栞斎攵薞Il輸入高電平信號時，第一信號輸入端VIl通過晶體管Ml為節(jié)點Q充電至高電位，并將該電位存儲在電容C和晶體管M2 的寄生電容上。處于高電平的節(jié)點Q保證了晶體管M2處于導(dǎo)通狀態(tài)，從而單元電路的輸出端VO可以通過晶體管M2向已經(jīng)處于低電平的第一時鐘信號輸出端放電。在保證單元電路輸出所需驅(qū)動信號后，第二信號輸入端VI2輸入高電平信號，節(jié)點Q電位通過導(dǎo)通的晶體管 M3放電至低電位以關(guān)斷晶體管M2。本實施例調(diào)整了柵極驅(qū)動電路單元電路驅(qū)動部分，通過延遲上述第三晶體管的導(dǎo)通時間，更長時間保持上述第二晶體管柵極節(jié)點電位處在高電位，從而延長了上述第二晶體管的導(dǎo)通時間，完全利用上述第二晶體管對單元電路輸出端放電。保持部分(Hold)包括交替工作的兩部，第一保持電路(Hl)和第二保持電路(H2)。第一保持電路(Hl)中晶體管M5柵極和第一端耦接于上述第一時鐘信號輸入端VA，第二端耦接于晶體管M6的柵極和晶體管M7、M8的第一端；晶體管M6的柵極耦接于晶體管M5的第二端，晶體管M6第一端耦接于上述單元電路信號輸出端V0，晶體管M6第二端耦接于上述公共地端VSS ；晶體管M7柵極耦接于上述單元電路輸出端V0，第一端耦接于晶體管M6的柵極，第二端耦接于上述公共地端VSS ；晶體管M9柵極耦接于上述第一時鐘信號輸入端VA，第一端耦接于上述節(jié)點Q，第二端耦接于上述單元電路信號輸出端V0。第二保持電路(H2)中晶體管M4柵極耦接于上述第二時鐘信號輸入端VB,第一端耦接于上述單元電路信號輸出端V0，第二端耦接于上述公共地端VSS ；晶體管M8柵極耦接于上述第二時鐘信號輸入端VB，第一端耦接于晶體管M6的柵極，第二端耦接于上述單元電路信號輸出端VSS。兩保持部Hl和H2，分別在兩個時鐘信號輸入端VA和VB輸入的高電平控制下交替工作。其中第一保持部(Hl)在第一時鐘信號輸入端VA輸入的高電平控制下，打開晶體管 M5、M6和M9，用于將單元電路輸出端VO和節(jié)點Q電位保持在低電位。特別地，在驅(qū)動部分 (Drive)向單元電路輸出端VO充電至高電平時，第一保持部(Hl)中的晶體管M7處于導(dǎo)通狀態(tài)以關(guān)閉晶體管M6，從而確保單元電路輸出端VO在此時可以輸出高電平。第二保持部 (H2)在第二時鐘信號輸入端VB輸入的高電平控制下，打開晶體管M4，用于將單元電路輸出端VO保持在低電位。同時晶體管M8也處于導(dǎo)通狀態(tài)以截止晶體管M6，從而實現(xiàn)保持部Hl和H2的交替工作。這樣可以避免用于保持柵線低電平的晶體管處于長期的直流偏置狀態(tài)， 以抑制這些晶體管的閾值漂移效應(yīng)。請參考圖2，圖2為本發(fā)明第一實施例柵極驅(qū)動電路單元電路的時序示意圖。單元電路工作時序可分作兩個大的階段驅(qū)動階段(Driving)和保持階段(Holding)。驅(qū)動階段(Driving)又可以更細(xì)致地劃分成tl、t2和t3三個階段。驅(qū)動階段是單元電路輸出端VO跟隨第一時鐘信號輸入端VA所輸入信號的階段。在tl階段，第一時鐘信號輸入端VA輸入低電平信號，第一保持部(Hl)處于關(guān)閉狀態(tài)。第一信號輸入端VIl輸入高電平信號，使得晶體管Ml處于導(dǎo)通狀態(tài)，第一信號輸入端VIl通過晶體管Ml為節(jié)點Q充電至高電位，并將該電位存儲在電容Cs和晶體管M2的寄生電容上。此時晶體管M2也處于導(dǎo)通狀態(tài)，單元電路輸出端VO跟隨第一時鐘信號輸入端 VA輸入的低電平。同時由于第二時鐘信號輸入端VB輸入高電平信號，第二保持部(H2)處于打開狀態(tài)。在t2階段，第一時鐘信號輸入端VA輸入高電平信號，由于在tl階段晶體管M2已經(jīng)處在導(dǎo)通狀態(tài)，所以單元電路輸出端VO將被第一時鐘信號輸入端VA輸入的高電位充電。 另外晶體管M2的柵極節(jié)點Q電位成為浮置狀態(tài)，晶體管M2的柵極電位將因為自舉效應(yīng)隨著輸出端VO的電位提高而上升。因此單元電路輸出端VO的電位能夠被較快地拉升到高電平。而且因為輸出端VO的電位快速上升，第一保持部(Hl)將會關(guān)閉，特別地，當(dāng)晶體管M9 柵極電壓和源極電壓的差值Vgs小于晶體管M9閾值電壓Vth時，晶體管M9會關(guān)斷。公式表達(dá)如下 VA-VO = Vgs (M9) < Vth (M9)同樣地，導(dǎo)通的晶體管M7也將晶體管M6的柵極電壓拉低，從而保證輸出端VO的電壓處于高電位。第二時鐘信號輸入端VB輸入低電平，則晶體管M4和M8也關(guān)斷，第二保持部(H2)也將處在關(guān)閉狀態(tài)。在t3階段，第一時鐘信號輸入端VA輸入低電平信號，雖然晶體管M2的柵極節(jié)點 Q電位將因為第一時鐘信號輸入端VA輸入低電平信號而下降，但是第二信號輸入端VI2輸入的高電平信號相對VA輸入的低電平信號有時間上的延遲，同時晶體管MlO的尺寸較小， 節(jié)點Q電位仍能夠保持晶體管M2處于導(dǎo)通狀態(tài)，另外由于晶體管M2尺寸巨大，單元電路輸出端VO電位將通過晶體管M2被快速放電至地電位。另外第二時鐘信號輸入端VB處于高電位，則第二保持部(H2)處于打開狀態(tài)，單元電路輸出端VO也會通過晶體管M4放電。第一保持部(Hl)因為第一時鐘信號輸入端VA輸入低電平而處于關(guān)閉狀態(tài)。保持階段(Holding)也可以更細(xì)致劃分為t4和t5兩個階段。在保持階段，驅(qū)動部分(Drive)中第一信號輸入端VIl和第二信號輸入端VI2均輸入低電平信號，而晶體管 M2的柵極節(jié)點Q電壓處在低電位，所以晶體管Ml、M2和MlO均處于關(guān)斷狀態(tài)，則驅(qū)動部分 (Drive)處在關(guān)閉狀態(tài)。而隨著第一時鐘信號輸入端VA和第二信號輸入端VB依次輸出高電平信號，第一保持部(Hl)和第二保持部0 )交替打開，使得單元電路輸出端VO電位保持在低電位。在t4階段，第一時鐘信號輸入端VA輸入高電平信號，第一保持部(Hl)中晶體管 M5、M6和M9導(dǎo)通，將節(jié)點Q電位和單元電路輸出端VO電位保持在低電位。第二時鐘信號輸入端VB輸入低電平信號，第二保持部0 )中晶體管M4和M8關(guān)斷，第二保持部(H2)處于關(guān)閉狀態(tài)。在t5階段，第二時鐘信號輸入端VA輸入高電平信號，第二保持部(H2)中晶體管 M4導(dǎo)通，將單元電路輸出端VO電位保持在低電位，同時晶體管M8導(dǎo)通以釋放掉晶體管M6 柵極電壓。第二保持部(H2)處于打開狀態(tài)，第一保持部(Hl)處于關(guān)閉狀態(tài)。為使驅(qū)動階段的t3階段中第二信號輸入端VI2輸入的高電平信號相對VA輸入的低電平信號有時間上的延遲，在一種實施例中，第二信號輸入端VI2耦接于距柵極驅(qū)動電路遠(yuǎn)端的信號，請參考圖3，圖3示例性描述了像素區(qū)域中距柵極驅(qū)動電路近端和遠(yuǎn)端信號的時間延遲。圖中Pixel代表一個像素，N-Point代表像素區(qū)域中柵極驅(qū)動電路的近端， F-Point代表像素區(qū)域中距柵極驅(qū)動電路的遠(yuǎn)端。柵極驅(qū)動電路輸出的柵極驅(qū)動信號在 F-Point較N-Point有時間上的延遲。請參考圖4，圖4示例性描述了本發(fā)明第一實施例的柵極驅(qū)動電路框圖，柵極驅(qū)動電路包括n+1級柵極驅(qū)動電路單元、第一時鐘線CK1、第二時鐘線CK2、公共接地線VSS以及啟動信號線STV，其中η為自然數(shù)，n+1級柵極驅(qū)動電路單元包括第一時鐘信號輸入端VA和第二時鐘信號輸入端VB，第1 第η級柵極驅(qū)動電路單元輸出柵極驅(qū)動信號給所述像素電路，第n+1級柵極驅(qū)動電路單元為復(fù)位級；奇數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端VA與第一時鐘線CKl連接，第二時鐘信號輸入端VB與第二時鐘線CK2連接；偶數(shù)級的第一時鐘信號輸入端VA與第二時鐘線CK2連接，第二時鐘信號端VB與第一時鐘線CKl連接；第一級柵極驅(qū)動電路單元的第一信號輸入端VII、第n+1級柵極驅(qū)動電路單元的第二信號輸入端VI2均與啟動信號線STV連接；第二級至第η級每個柵極驅(qū)動電路單元的第一信號輸入端VIl輸入的信號是前一級柵極驅(qū)動電路單元輸出端VO輸出的信號進(jìn)過像素電路后的信號，第二信號輸入端VI2輸入的信號是后一級柵極驅(qū)動電路單元輸出端VO輸出的信號進(jìn)過像素電路后的信號；第n+1級柵極驅(qū)動電路單元即復(fù)位級的第一信號輸入端VIl經(jīng)過像素電路與第η級柵極驅(qū)動電路單元的信號輸出端連接，復(fù)位級的第二信號輸入端VI2 與啟動信號線STV連接，并且復(fù)位級的信號輸出端VO輸出的信號經(jīng)過像素電路后輸入到第 η級柵極驅(qū)動電路單元的第二信號輸入端VI2 ；n+1級所有柵極驅(qū)動電路單元的公共地端與公共接地線VSS連接。以VGA顯示格式的面板為例，其柵極驅(qū)動電路共有480級，加上Reset級，其柵極驅(qū)動電路由481個電路單元構(gòu)成。本發(fā)明將柵極驅(qū)動電路的單元電路所組成的驅(qū)動電路的級分成奇數(shù)行和偶數(shù)行， 分布在顯示面板的兩端。更具體地，SRU SR3等奇數(shù)級作為奇數(shù)行(Odd-Row)放置于面板的一端，而SR2、SR4等偶數(shù)級作為偶數(shù)行(Even-Row)放置在區(qū)別于奇數(shù)行(Odd-Row)位置
的另一端。在面板兩端均分布有第一時鐘信號線CK1，第二時鐘信號線CK2和公共地線VSS， 另外啟動信號線STV分布在奇數(shù)行(Odd-Row)的同一端。本實施例中，柵極驅(qū)動電路中的單元電路第一信號輸入端VIl接入前一級輸出信號經(jīng)過一行/列像素電路延遲之后的信號，第二信號輸入端VI2接入后一級輸出信號經(jīng)過一行/列像素電路延遲之后的信號。而單元電路的輸出端VO所輸出的信號，經(jīng)過一行/ 列像素電路，同時接入前一級單元電路的第二信號輸入端VI2和后一級單元電路的第一信號輸入端VII。特別地，第一級單元電路SRl的第一信號輸入端VIl和最后一級單元電路SR(n+l)的第二信號輸入端均接入啟動信號STV。以柵極驅(qū)動電路的第η級Sfoi為例，它的第一信號輸入端VIl所輸入的信號就是前一級一第(η-1)級SR(n-l)輸出端VO輸出信號經(jīng)過面板的像素電路傳遞至VIl端的信號。同樣的，第η級Sto的第二信號輸入端VI2所輸入的信號是后一級一第(η+l)級 SR(n+l)輸出端VO輸出信號經(jīng)過面板的像素電路傳遞至VI2端的信號。經(jīng)過延遲的輸出信號接入前一級的第二信號輸入端VI2，可以延遲導(dǎo)通每級單元電路的晶體管M3，同時本發(fā)明中晶體管M3采用小尺寸設(shè)計，從而前一級單元電路的晶體管M2柵極節(jié)點Q電位可以保持更長時間，以保證晶體管M2可以導(dǎo)通更長時間。這樣，單元電路就可以充分利用晶體管 M2完成對單元電路輸出端VO的放電。本實施例中，柵極驅(qū)動電路每一級輸出的信號都經(jīng)過像素區(qū)域柵線延遲后，耦接到前一級單元的第二信號輸入端和后一級單元的第一信號輸入端。每一級單元電路的第十晶體管均以此延遲打開，以保持第二晶體管柵極節(jié)點電位。相比于現(xiàn)有技術(shù)柵極驅(qū)動電路， 本發(fā)明實施例完全移除了由后一級輸出端信號柵控的專門用于放電的晶體管。因此本發(fā)明實施例就獲得了更精簡的單元電路結(jié)構(gòu)，同時本發(fā)明實施例將柵極驅(qū)動電路分布在面板兩側(cè)，更優(yōu)地調(diào)整了面板布局，也更高效利用了面板的面積。圖5示出了本發(fā)明第一實施例的柵極驅(qū)動電路工作的時序。柵極驅(qū)動電路在兩列互補(bǔ)時鐘信號線CKl和CK2的控制下工作。具體地，在tl階段第一時鐘信號CKl為低電平信號，第二時鐘信號CK2為高電平信號，柵極驅(qū)動電路第一級SRl的第一信號輸入端接入啟動信號STV，柵極驅(qū)動電路第一級SRl完成預(yù)充電功能。在t2階段第一時鐘信號CKl為高電平信號，第二時鐘信號CK2為低電平信號，柵極驅(qū)動電路第一級SRl的輸出端VO輸出VOl 高電平信號用作本級柵極驅(qū)動信號，同時該信號經(jīng)過面板柵線向柵極驅(qū)動電路第二級SR2 的第一信號輸入端VI1輸入高電平信號，使得柵極驅(qū)動電路第二級SR2完成預(yù)充電功能。在 t3階段第一時鐘信號CKl為低電平信號，第二時鐘信號CK2為高電平信號，柵極驅(qū)動電路第二級SR2的輸出端VO輸出高電平信號V02用作本級柵極驅(qū)動信號。同時該輸出信號經(jīng)過面板柵線向第一級SRl的第二信號輸入端VI2輸入高電平信號，使得第一級SRl輸出端VO 放電。柵極驅(qū)動電路第二級SR2的輸出端VO輸出高電平信號此時也向柵極驅(qū)動電路第三級SR3的第一信號輸入端VIl輸入高電平信號，使得柵極驅(qū)動電路第三級SR3完成預(yù)充電功能。以此類推，SRl到Sfoi的各級將依次輸出高電平信號，實現(xiàn)柵極驅(qū)動電路的功能。實施例二 請參考圖6，圖6為本發(fā)明第二實施例的柵極驅(qū)動電路單元示意圖。對比本發(fā)明第一實施例的柵極驅(qū)動電路單元電路，第二實施例的單元電路調(diào)整了驅(qū)動部分(Drive)的結(jié)構(gòu)增加了一個第三時鐘信號輸入端VC，將第一實施例中晶體管M3耦接于公共地端VSS的源極，改為耦接于第三時鐘信號輸入端VC。第三時鐘信號輸入端VC所輸入的時鐘信號，頻率二倍于第一時鐘信號輸入端VA和第二時鐘信號輸入端VB所輸入的信號，即第三時鐘信號的周期為第一時鐘信號周期的1/2。本實施例的目的仍然是延遲單元電路節(jié)點Q電位的下降，以晶體管M2作為單元電路輸出端VO的主要放電途徑。請參考圖7，本發(fā)明第二實施例的柵極驅(qū)動電路單元的時序示意圖。和第一實施例一樣，第二實施例柵極驅(qū)動電路的單元電路工作時序也分作兩個大的階段驅(qū)動階段 (Driving)和保持階段(Holding)。同樣地，兩大階段可以細(xì)分成五個小的階段。為避免重復(fù)，只詳細(xì)說明驅(qū)動階段(Driving)的t3階段的工作原理。在t3階段，單元電路第一時鐘信號輸入端VA輸入低電平信號，第二時鐘信號輸入端VB輸入高電平信號。第二信號輸入端VI2輸入高電平信號，打開晶體管M3，在第三時鐘信號輸入端VC輸入信號從高電平跳變到低電平之前，節(jié)點Q電位保持在高電平，使得晶體管M2充分導(dǎo)通，這單元電路輸出端VO 通過晶體管M2放電至低電平。然后第三時鐘信號輸入端VC輸入信號跳變?yōu)榈碗娖?，?jié)點 Q通過晶體管M3放電至低電平，晶體管M2截止。請參考圖8，本發(fā)明第二實施例的柵極驅(qū)動電路框圖。圖8所示柵極驅(qū)動電路是由相同結(jié)構(gòu)的單元電路重復(fù)級聯(lián)構(gòu)成其中每一級均采用如圖6所示的第二實施例柵極驅(qū)動電路單元的結(jié)構(gòu)。本發(fā)明第二實施例的柵極驅(qū)動電路第1級SRl至第η級Sfoi輸出各級的柵極驅(qū)動信號，第(η+1)級SR(n+l)是復(fù)位級，即Reset Stage。每一級單元電路的第一信號輸入端VIl所輸入信號為前一級單元電路的輸出信號V0，第二信號輸入端VI2所輸入信號為后一級單元電路的輸出信號W。特別地，在單元電路用作柵極驅(qū)動電路第一級SRl 時，向柵極驅(qū)動電路第一級SRl的第一信號輸入端VIl輸入啟動信號STV，而在單元電路用作柵極驅(qū)動電路最后一級(Reset級)時，向柵極驅(qū)動電路最后一級(Reset級)第二信號輸入端VI2輸入啟動信號STV。本發(fā)明第二實施例還包括第三時鐘信號CK3。具體地，奇數(shù)級SRI、SR3等在其第一時鐘輸入端VA處接收第一時鐘信號CK1，同時在第二時鐘輸入端VB處接收與第一時鐘信號CKl互補(bǔ)的第二時鐘信號CK2。偶數(shù)級SR2、SR4等在第一時鐘信號輸入端VA處接收第二時鐘信號CK2，同時在其第二時鐘信號輸入端VB處接收與該第二時鐘信號CK2互補(bǔ)的第一時鐘信號CK1。每一級的公共地端VSS接收公共地信號VSS，第三時鐘信號端VC接收第三時鐘信號CK3。第二實施例在柵極驅(qū)動電路單元增加了第三時鐘信號輸入端，且單元電路中第三晶體管的第二端耦接該第三時鐘信號輸入端。以上述第二實施例中的單元電路級聯(lián)構(gòu)成的柵極驅(qū)動電路有第三時鐘信號，該第三時鐘信號頻率二倍于第一和第二時鐘信號，并且第一和第二時鐘的每個相位中均對應(yīng)一個完整的第三時鐘信號的周期。柵極驅(qū)動電路包括多個級和一個復(fù)位級(Reset Stage)，逐級交替輸出柵極驅(qū)動信號。實施例三根據(jù)以上實施例，本發(fā)明還公開了一種顯示裝置，包括面板，所述面板包括由多個像素構(gòu)成的二維像素陣列，以及與每個像素陣列相連的第一方向的多條數(shù)據(jù)線和第二方向的多條柵極掃描線；數(shù)據(jù)驅(qū)動電路，用于給所述數(shù)據(jù)線提供圖像信號；還包括實施例一、 二中的柵極驅(qū)動電路，用于給所述柵極掃描線提供驅(qū)動信號。像素陣列形成在透明襯底上， 且包括多條柵線、數(shù)據(jù)線和多個開關(guān)晶體管。開關(guān)晶體管分別耦合至每一條柵線和每一條數(shù)據(jù)線。數(shù)據(jù)驅(qū)動電路和數(shù)據(jù)線耦合，并向數(shù)據(jù)線提供數(shù)據(jù)信號。柵極驅(qū)動電路和柵線耦合，并驅(qū)動開關(guān)晶體管。優(yōu)選實施例中，柵極驅(qū)動電路可由非晶硅薄膜晶體管或者其他類型的薄膜晶體管構(gòu)成，并且可被集成在顯示裝置的面板上，與像素陣列一起完成。奇數(shù)級柵極驅(qū)動電路單元和偶數(shù)級柵極驅(qū)動電路單元分別位于所述面板的兩邊。本發(fā)明通過更精簡的電路設(shè)計，單元電路中使用的晶體管數(shù)量更少，而且本發(fā)明在面板兩端合理分布柵極驅(qū)動電路，電路拓?fù)浣Y(jié)構(gòu)得到簡化，使用更少晶體管減小單元結(jié)構(gòu)和單元面積，從而可減小電路的版圖面積，使得這種柵極驅(qū)動電路能夠在更多的應(yīng)用條件下被采用。因為使用更少晶體管，因此也增加了面板的成品率。 以上內(nèi)容是結(jié)合具體的實施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種柵極驅(qū)動電路單元，其特征在于，包括 第一信號輸入端，用于接收輸入第一脈沖信號； 第二信號輸入端，用于接收輸入第二脈沖信號； 信號輸出端，用于輸出柵極驅(qū)動信號；第一時鐘信號輸入端，用于接收輸入第一時鐘信號；驅(qū)動部分，用于在柵極驅(qū)動電路單元處于選中階段時向像素區(qū)域柵線輸出驅(qū)動信號； 所述驅(qū)動部分包括第一晶體管、第二晶體管、第三晶體管和電容，其中所述第一晶體管的控制端和第一端耦接于所述第一信號輸入端，第二端耦接于所述第二晶體管的控制端；所述第二晶體管的第一端耦接于所述第一時鐘信號輸入端，第二端耦接于信號輸出端，控制端耦接于所述第一晶體管的第二端；所述第三晶體管的第一端耦接于所述第二晶體管的控制端，第二端耦接到地，控制端耦接于第二信號輸入端；所述電容的一端耦接于所述第二晶體管的控制端，另一端耦接于信號輸出端；所述第一時鐘信號輸入端、第一信號輸入端和第二信號輸入端被配置為當(dāng)?shù)谝幻}沖信號到來時，第一時鐘信號為低電平，使得第二晶體管在第一時鐘信號變?yōu)楦唠娖街皩?dǎo)通，將信號輸出端耦合到第一時鐘信號輸入端，隨第一時鐘信號輸出低電平；當(dāng)?shù)谝粫r鐘信號變?yōu)楦唠娖綍r，繼續(xù)導(dǎo)通的第二晶體管將信號輸出端耦合到第一時鐘信號輸入端，輸出高電平的驅(qū)動信號；當(dāng)?shù)谝粫r鐘信號變?yōu)橄乱恢芷诘牡碗娖綍r，第二脈沖信號到來，且第二脈沖信號相比于第一時鐘信號的低電平具有時間上的延遲。
2.根據(jù)權(quán)利要求1所述的柵極驅(qū)動電路單元，其特征在于，還包括保持部分，其用于在柵極驅(qū)動電路單元處于非選中階段時將信號輸出端保持在低電平。
3.根據(jù)權(quán)利要求2所述的柵極驅(qū)動電路單元，其特征在于，還包括第二時鐘信號輸入端，其用于接收輸入第二時鐘信號，所述第二時鐘信號和第一時鐘信號為周期相同的互補(bǔ)時鐘信號；所述保持電路單元包括第一保持電路和第二保持電路，其中第一保持部包括第五晶體管、第六晶體管和第九晶體管，第五晶體管的第一端耦接于第一時鐘信號輸入端，第二端耦接于第六晶體管的控制端，控制端耦接于第一時鐘信號輸入端；第六晶體管的第一端耦接于信號輸出端，第二端耦接到地，控制端耦接于第五晶體管的第二端；第七晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于信號輸出端；第九晶體管的第一端耦接于第二晶體管的控制端，第二端耦接于該信號輸出端，控制端耦接于第一時鐘信號輸入端；所述第二保持電路包括第四晶體管，所述第四晶體管的第一端耦接于信號輸出端，第二端耦接到地，控制端耦接于第二時鐘信號輸入端；所述第一保持電路還包括第七晶體管，所述第七晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于信號輸出端；所述第二保持電路還包括第八晶體管，所述第八晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于第二時鐘信號輸入端。
4.一種柵極驅(qū)動電路單元，其特征在于，包括 第一信號輸入端，用于接收輸入第一脈沖信號； 第二信號輸入端，用于接收輸入第二脈沖信號； 信號輸出端，用于輸出柵極驅(qū)動信號；第一時鐘信號輸入端，用于接收輸入第一時鐘信號； 第三時鐘信號輸入端，用于接收輸入第三時鐘信號；驅(qū)動部分，用于在柵極驅(qū)動電路單元處于選中階段時向像素區(qū)域柵線輸出驅(qū)動信號； 所述驅(qū)動部分包括第一晶體管、第二晶體管、第三晶體管和電容，其中所述第一晶體管的控制端和第一端耦接于所述第一信號輸入端，第二端耦接于所述第二晶體管的控制端；所述第二晶體管的第一端耦接于所述第一時鐘信號輸入端，第二端耦接于信號輸出端，控制端耦接于所述第一晶體管的第二端；所述第三晶體管的第一端耦接于所述第二晶體管的控制端，第二端耦接到第三時鐘信號輸入端，控制端耦接于第二信號輸入端；所述電容的一端耦接于所述第二晶體管的控制端，另一端耦接于信號輸出端；所述第一時鐘信號輸入端、第三時鐘信號輸入端、第一信號輸入端和第二信號輸入端被配置為當(dāng)?shù)谝幻}沖信號到來時，第一時鐘信號為低電平，使得第二晶體管在第一時鐘信號變?yōu)楦唠娖街皩?dǎo)通，將信號輸出端耦合到第一時鐘信號輸入端，隨第一時鐘信號輸出低電平；當(dāng)?shù)谝粫r鐘信號變?yōu)楦唠娖綍r，繼續(xù)導(dǎo)通的第二晶體管將信號輸出端耦合到第一時鐘信號輸入端，輸出高電平的驅(qū)動信號；當(dāng)?shù)谝粫r鐘信號變?yōu)橄乱恢芷诘牡碗娖綍r，第二脈沖信號到來，且第三時鐘信號的低電平相比于第二脈沖信號具有時間上的延遲。
5.根據(jù)權(quán)利要求4所述的柵極驅(qū)動電路單元，其特征在于，還包括保持部分，其用于在柵極驅(qū)動電路單元處于非選中階段時將信號輸出端保持在低電平。
6.根據(jù)權(quán)利要求5所述的柵極驅(qū)動電路單元，其特征在于，還包括第二時鐘信號輸入端，其用于接收輸入第二時鐘信號，所述第二時鐘信號和第一時鐘信號為周期相同的互補(bǔ)時鐘信號；所述保持電路單元包括第一保持電路和第二保持電路，其中第一保持部包括第五晶體管、第六晶體管和第九晶體管，第五晶體管的第一端耦接于第一時鐘信號輸入端，第二端耦接于第六晶體管的控制端，控制端耦接于第一時鐘信號輸入端；第六晶體管的第一端耦接于信號輸出端，第二端耦接到地，控制端耦接于第五晶體管的第二端；第七晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于信號輸出端；第九晶體管的第一端耦接于第二晶體管的控制端，第二端耦接于該信號輸出端，控制端耦接于第一時鐘信號輸入端；所述第二保持電路包括第四晶體管，所述第四晶體管的第一端耦接于信號輸出端，第二端耦接到地，控制端耦接于第二時鐘信號輸入端；所述第一保持電路還包括第七晶體管，所述第七晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于信號輸出端；所述第二保持電路還包括第八晶體管，所述第八晶體管的第一端耦接于第六晶體管的控制端，第二端耦接到地，控制端耦接于第二時鐘信號輸入端。
7.一種柵極驅(qū)動電路，其特征在于，包括n+1級如權(quán)1-3中任一項所述的柵極驅(qū)動電路單元、第一時鐘線、第二時鐘線以及啟動信號線，其中η為自然數(shù)，所述第一時鐘線和第二時鐘線提供周期相同且互補(bǔ)的兩個時鐘信號，所述啟動信號線分別連接到第一級柵極驅(qū)動電路單元的第一信號輸入端和第n+1級柵極驅(qū)動電路單元的第二信號輸入端輸入，所述每一級柵極驅(qū)動電路單元的信號輸出端輸出的驅(qū)動信號經(jīng)過像素區(qū)域的柵線延遲后輸入到前一級柵極驅(qū)動電路單元的第二信號輸入端和后一級柵極驅(qū)動電路單元的第一信號輸入端，所述奇數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第一時鐘線，第二時鐘信號輸入端耦接到第二時鐘線，所述偶數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第二時鐘線，第二時鐘信號輸入端耦接到第一時鐘線。
8.一種柵極驅(qū)動電路，其特征在于，包括n+1級如權(quán)4-6中任一項所述的柵極驅(qū)動電路單元、第一時鐘線、第二時鐘線、第三時鐘線以及啟動信號線，其中η為自然數(shù)，所述第一時鐘線和第二時鐘線提供周期相同且互補(bǔ)的第一時鐘信號和第二時鐘信號，第三時鐘線提供的第三時鐘信號的周期不同于第一時鐘線提供的第一時鐘信號的周期，所述啟動信號線分別連接到第一級柵極驅(qū)動電路單元的第一信號輸入端和第n+1級柵極驅(qū)動電路單元的第二信號輸入端輸入，所述每一級柵極驅(qū)動電路單元的信號輸出端連接到前一級柵極驅(qū)動電路單元的第二信號輸入端和后一級柵極驅(qū)動電路單元的第一信號輸入端，所述奇數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第一時鐘線，第二時鐘信號輸入端耦接到第二時鐘線，所述偶數(shù)級柵極驅(qū)動電路單元的第一時鐘信號輸入端耦接到第二時鐘線，第二時鐘信號輸入端耦接到第一時鐘線，所述第三時鐘信號輸入端耦接到第三時鐘線。
9.一種顯示裝置，包括面板，所述面板包括由多個像素構(gòu)成的二維像素陣列、以及與每個像素陣列相連的第一方向的多條數(shù)據(jù)線和第二方向的多條柵極掃描線；數(shù)據(jù)驅(qū)動電路，用于給所述數(shù)據(jù)線提供圖像信號；其特征在于還包括如權(quán)利要求7或8任一項所述的柵極驅(qū)動電路，所述柵極驅(qū)動電路的每一級柵極驅(qū)動電路單元的信號輸出端耦接到對應(yīng)的柵極掃描線。
10.根據(jù)權(quán)利要求9所述的柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路由薄膜晶體管構(gòu)成，集成在所述面板上，且奇數(shù)級柵極驅(qū)動電路單元和偶數(shù)級柵極驅(qū)動電路單元分別位于所述面板的兩邊。
全文摘要
本發(fā)明公開了一種柵極驅(qū)動電路單元、柵極驅(qū)動電路以及帶有柵極驅(qū)動電路的顯示裝置，其中柵極驅(qū)動電路單元包括分別用于輸入第一、第二脈沖信號的兩個信號輸入端、信號輸出端、第一時鐘信號輸入端和驅(qū)動電路單元，其中，當(dāng)?shù)谝粫r鐘信號變?yōu)橄乱恢芷诘牡碗娖綍r，第二脈沖信號到來，且第二脈沖信號相比于第一時鐘信號的低電平具有時間上的延遲。與現(xiàn)有技術(shù)相比，本發(fā)明實施例通過減少柵極驅(qū)動電路單元中晶體管的數(shù)量，節(jié)省了電路的面積，使得柵極驅(qū)動電路結(jié)構(gòu)精簡，從而更有效利用了顯示裝置面板的面積，使得該柵極驅(qū)動電路能夠滿足更高應(yīng)用條件的使用。
文檔編號G09G3/20GK102402936SQ20111037573
公開日2012年4月4日 申請日期2011年11月23日 優(yōu)先權(quán)日2011年11月23日
發(fā)明者劉曉明, 廖聰維, 張盛東, 戴文君, 簡庭憲, 鐘德鎮(zhèn), 陳韜 申請人:北京大學(xué)深圳研究生院, 昆山龍騰光電有限公司