專利名稱：顯示面板驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種驅(qū)動(dòng)顯示面板的顯示面板驅(qū)動(dòng)裝置。
背景技術(shù)：
在搭載了液晶顯示面板作為顯示面板的液晶顯示裝置中，與包含多個(gè)掃描線、與掃描線分別交叉的多個(gè)信號(hào)線、以及形成于掃描線及信號(hào)線的交叉部的像素部的液晶顯示面板一起，設(shè)置了顯示面板驅(qū)動(dòng)裝置，該顯示面板驅(qū)動(dòng)裝置包含向多個(gè)掃描線分別提供選擇信號(hào)的掃描線驅(qū)動(dòng)器、以及向多個(gè)信號(hào)線分別提供像素?cái)?shù)據(jù)信號(hào)的信號(hào)線驅(qū)動(dòng)器。目前已知將這種信號(hào)線驅(qū)動(dòng)器分別分割成由半導(dǎo)體ICGntegrated circuit 集成電路)芯片構(gòu)成的多個(gè)驅(qū)動(dòng)器IC后構(gòu)筑而成(例如，參照專利文獻(xiàn)1的圖2)。這些驅(qū)動(dòng)器IC通過(guò)沿各驅(qū)動(dòng)器IC形成的電源線、以及共同連接到電源線上且形成在各驅(qū)動(dòng)器IC 間的傳遞布線10被級(jí)聯(lián)連接。傳遞布線10用于經(jīng)由各驅(qū)動(dòng)器IC來(lái)傳送像素?cái)?shù)據(jù)信號(hào)、時(shí)鐘信號(hào)和各種控制信號(hào)。各驅(qū)動(dòng)器ic(例如，參照專利文獻(xiàn)1的圖3)與經(jīng)傳遞布線10中的時(shí)鐘線CLK和緩沖器4提供的時(shí)鐘信號(hào)同步地，取入像素?cái)?shù)據(jù)信號(hào)，并提供給控制邏輯塊 CT?？刂七壿媺KCT將對(duì)應(yīng)于該像素?cái)?shù)據(jù)信號(hào)的驅(qū)動(dòng)電壓提供給液晶面板的信號(hào)線。這里，在各驅(qū)動(dòng)器IC內(nèi)，經(jīng)緩沖器4提供的時(shí)鐘信號(hào)經(jīng)緩沖器8及時(shí)鐘線CLK提供給下一級(jí)驅(qū)動(dòng)器IC。即，該下一級(jí)驅(qū)動(dòng)器IC中，經(jīng)緩沖器4取入從前一級(jí)驅(qū)動(dòng)器IC經(jīng)時(shí)鐘線CLK提供的時(shí)鐘信號(hào)，再經(jīng)緩沖器8及時(shí)鐘線CLK，將其提供給下一級(jí)驅(qū)動(dòng)器IC。如上所述，若通過(guò)級(jí)聯(lián)連接多個(gè)驅(qū)動(dòng)器IC來(lái)經(jīng)由各驅(qū)動(dòng)器IC傳送時(shí)鐘信號(hào)，則時(shí)鐘信號(hào)的占空比將緩慢變化。因此，擔(dān)心前一級(jí)驅(qū)動(dòng)器IC與后一級(jí)驅(qū)動(dòng)器IC中時(shí)鐘信號(hào)的占空比會(huì)不同。因此，在各驅(qū)動(dòng)器IC中，為了在使時(shí)鐘信號(hào)的占空比維持恒定的狀態(tài)下傳遞到下一級(jí)驅(qū)動(dòng)器IC，而設(shè)置了占空因數(shù)調(diào)整器(參照專利文獻(xiàn)1的圖3)。作為這種占空因數(shù)調(diào)整器，提出使用了 PLL(Phase-locked loop 鎖相環(huán))電路(參照專利文獻(xiàn)1的圖4)、 DLL (delay Locked Loop 延遲鎖定環(huán))電路的占空因數(shù)調(diào)整器(參照專利文獻(xiàn)1的圖7)。 根據(jù)搭載了 PLL電路及DLL電路的占空因數(shù)調(diào)整器，按照每個(gè)驅(qū)動(dòng)器IC將對(duì)從前一級(jí)驅(qū)動(dòng)器IC提供的時(shí)鐘信號(hào)實(shí)施了波形整形處理后的信號(hào)送出到下一級(jí)驅(qū)動(dòng)器IC。從而，能夠在全部驅(qū)動(dòng)器IC中使時(shí)鐘信號(hào)的占空比維持恒定。但是，因?yàn)镻LL電路或DLL電路的電路規(guī)模大，所以產(chǎn)生導(dǎo)致功耗增加及成本高的問(wèn)題。專利文獻(xiàn)1 特開(kāi)昭63_2洸110號(hào)。

發(fā)明內(nèi)容
本發(fā)明為了解決上述問(wèn)題而做出，其目的在于提供一種顯示面板驅(qū)動(dòng)裝置，不會(huì)導(dǎo)致功耗增加及成本增加，能夠經(jīng)由承擔(dān)顯示面板驅(qū)動(dòng)的多個(gè)驅(qū)動(dòng)器芯片的每一個(gè)向各驅(qū)動(dòng)器芯片提供占空比穩(wěn)定的時(shí)鐘信號(hào)。
本發(fā)明的顯示面板驅(qū)動(dòng)裝置具有信號(hào)線驅(qū)動(dòng)器，向在多個(gè)掃描線與多個(gè)信號(hào)線的各交叉部具有像素部的顯示面板的各所述信號(hào)線分別施加基于輸入影像信號(hào)的像素驅(qū)動(dòng)電壓，其中，所述信號(hào)線驅(qū)動(dòng)器由多個(gè)驅(qū)動(dòng)器芯片構(gòu)成，該多個(gè)驅(qū)動(dòng)器芯片對(duì)應(yīng)于將所述信號(hào)線分別分群為多個(gè)信號(hào)線群后的信號(hào)線群的每一個(gè)，且分別由時(shí)鐘線級(jí)聯(lián)連接，所述半導(dǎo)體芯片分別包含像素驅(qū)動(dòng)電壓生成部，以對(duì)應(yīng)于經(jīng)所述時(shí)鐘線提供的時(shí)鐘信號(hào)的時(shí)序， 向?qū)儆谒鲂盘?hào)線群的信號(hào)線分別施加所述像素驅(qū)動(dòng)電壓；和時(shí)鐘送出部，經(jīng)所述時(shí)鐘線， 將經(jīng)所述時(shí)鐘線提供的時(shí)鐘信號(hào)送出到下一級(jí)半導(dǎo)體芯片，所述時(shí)鐘送出部具有1/2分頻電路，生成將提供的所述時(shí)鐘信號(hào)的周期分頻為1/2的分頻時(shí)鐘信號(hào)；延遲電路，生成使所述分頻時(shí)鐘信號(hào)延遲了規(guī)定延遲時(shí)間的延遲分頻時(shí)鐘信號(hào)；以及異或非門，在所述延遲分頻時(shí)鐘信號(hào)與所述分頻時(shí)鐘信號(hào)的邏輯電平彼此相同的期間中，生成具有第1電平的整形時(shí)鐘信號(hào)，在彼此不同的情況下，生成具有第2電平的整形時(shí)鐘信號(hào)，并經(jīng)所述時(shí)鐘線送出到下一級(jí)的所述半導(dǎo)體芯片。發(fā)明效果
在本發(fā)明中，在分別級(jí)聯(lián)連接的多個(gè)驅(qū)動(dòng)器芯片的每一個(gè)中，將對(duì)提供的時(shí)鐘信號(hào)實(shí)施如下波形整形處理后的信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片。即，在將提供的時(shí)鐘信號(hào)的周期分頻為1/2的分頻時(shí)鐘信號(hào)與使該分頻時(shí)鐘信號(hào)延遲了規(guī)定的延遲時(shí)間后的延遲分頻時(shí)鐘信號(hào)的邏輯電平相同的期間中，生成具有第1電平的時(shí)鐘信號(hào)，在不同的情況下，生成具有第2電平的時(shí)鐘信號(hào)，并將其送出到下一級(jí)驅(qū)動(dòng)器芯片。由此，對(duì)提供的時(shí)鐘信號(hào)實(shí)施彼此相鄰的邊沿部分之間的間隔被上述規(guī)定的延遲時(shí)間固定這一波形整形處理，將由該波形整形處理得到的整形時(shí)鐘信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片。從而，根據(jù)本發(fā)明的顯示面板驅(qū)動(dòng)裝置，即便各驅(qū)動(dòng)器芯片內(nèi)產(chǎn)生時(shí)鐘信號(hào)的占空比變動(dòng)，該變動(dòng)量也不會(huì)反映到送出到后一級(jí)側(cè)的驅(qū)動(dòng)器芯片的時(shí)鐘信號(hào)上。因此，能夠利用前一級(jí)側(cè)的驅(qū)動(dòng)器芯片與后一級(jí)側(cè)的驅(qū)動(dòng)器芯片使提供的時(shí)鐘信號(hào)的邊沿時(shí)序相一致。并且，在本發(fā)明中，這種波形整形處理由將時(shí)鐘信號(hào)的周期分頻為1/2的分頻電路、使分頻時(shí)鐘信號(hào)延遲了規(guī)定的延遲時(shí)間的延遲電路、以及在兩個(gè)電路的輸出信號(hào)的邏輯電平彼此相同的期間中生成邏輯電平1的時(shí)鐘信號(hào)、在彼此不同的期間中生成邏輯電平 0的時(shí)鐘信號(hào)的異或非門實(shí)現(xiàn)。從而，與使用PLL電路或DLL電路依次調(diào)整時(shí)鐘信號(hào)的占空比相比，能夠使電路規(guī)模小規(guī)模化，故可抑制功耗的增加及成本增加。


圖1是表示搭載有液晶顯示面板作為顯示面板的液晶顯示裝置的示意結(jié)構(gòu)的框圖。圖2是表示信號(hào)線驅(qū)動(dòng)器4的內(nèi)部結(jié)構(gòu)的框圖。圖3是表示時(shí)鐘送出電路40的內(nèi)部結(jié)構(gòu)的框圖。圖4是表示1/2分頻電路C17及時(shí)鐘生成電路C18的動(dòng)作的時(shí)間圖。圖5是表示時(shí)鐘生成電路C18的內(nèi)部結(jié)構(gòu)的框圖。圖6是表示半導(dǎo)體IC芯片ICl IC4向各個(gè)時(shí)鐘線CL1 CL4送出的時(shí)鐘信號(hào) CLK的時(shí)序的時(shí)間圖。
圖7是表示延遲電路的內(nèi)部結(jié)構(gòu)的一例的框圖。圖8是表示延遲電路中包含的反相器單體的延遲特性的時(shí)間圖。圖9是表示延遲電路的延遲動(dòng)作的時(shí)間圖。圖10是表示每個(gè)環(huán)境溫度(高溫、低溫)的反相器單體的延遲特性的時(shí)間圖。圖11是表示延遲電路Dl的內(nèi)部結(jié)構(gòu)的另一例的框圖。圖12是表示延遲電路Dl的內(nèi)部結(jié)構(gòu)的再一例的框圖。符號(hào)說(shuō)明
4信號(hào)線驅(qū)動(dòng)器 40 時(shí)鐘送出電路 C17 1/2分頻電路 C18 時(shí)鐘生成電路 Dl 延遲電路 El異或非門。
具體實(shí)施例方式在本發(fā)明的顯示面板驅(qū)動(dòng)裝置中，在將信號(hào)線驅(qū)動(dòng)器分割成分別由時(shí)鐘線級(jí)聯(lián)連接的多個(gè)驅(qū)動(dòng)器芯片來(lái)構(gòu)筑時(shí)，在各驅(qū)動(dòng)器芯片中設(shè)置如下時(shí)鐘送出部，其中在該信號(hào)線驅(qū)動(dòng)器中，以對(duì)應(yīng)于時(shí)鐘信號(hào)的時(shí)序向顯示面板的信號(hào)線分別施加基于輸入影像信號(hào)的像素驅(qū)動(dòng)電壓。時(shí)鐘送出部在將經(jīng)時(shí)鐘線提供的時(shí)鐘信號(hào)的周期分頻為1/2的分頻時(shí)鐘信號(hào)與使該分頻時(shí)鐘信號(hào)延遲了規(guī)定的延遲時(shí)間的延遲分頻時(shí)鐘信號(hào)的邏輯電平彼此相同的期間中，將具有第1電平的整形時(shí)鐘信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片，在彼此不同的情況下， 將具有第2電平的整形時(shí)鐘信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片。
實(shí)施例圖1是表示搭載有液晶顯示面板作為顯示面板的液晶顯示裝置的示意結(jié)構(gòu)的框圖。圖1中，液晶顯示面板1具有多個(gè)掃描線Sl 為2以上的整數(shù))、與掃描線 Sl &分別交叉的多個(gè)信號(hào)線Al Am(m為2以上的整數(shù))、以及形成于掃描線及信號(hào)線的各交叉部的像素部。控制器2將對(duì)應(yīng)于輸入影像信號(hào)的掃描線控制信號(hào)提供給掃描線驅(qū)動(dòng)器3?？刂破?還將基于輸入影像信號(hào)的每個(gè)像素的例如8位的像素?cái)?shù)據(jù)信號(hào)經(jīng)數(shù)據(jù)線 DL提供給信號(hào)線驅(qū)動(dòng)器4，并將用于使該像素?cái)?shù)據(jù)信號(hào)鎖存的時(shí)鐘信號(hào)CLK經(jīng)時(shí)鐘線CL提供給信號(hào)線驅(qū)動(dòng)器4。掃描線驅(qū)動(dòng)器3對(duì)應(yīng)于從控制器2提供的掃描線控制信號(hào)，向形成在液晶顯示面板1中的掃描線Si &分別依次提供掃描線選擇信號(hào)。信號(hào)線驅(qū)動(dòng)器4對(duì)應(yīng)于從控制器2提供的時(shí)鐘信號(hào)CLK，取入上述像素?cái)?shù)據(jù)信號(hào)， 根據(jù)這種像素?cái)?shù)據(jù)信號(hào)，生成每個(gè)像素的像素驅(qū)動(dòng)電壓，并施加在液晶顯示面板1的信號(hào)線Al Am的每一個(gè)上。圖2是表示信號(hào)線驅(qū)動(dòng)器4的內(nèi)部結(jié)構(gòu)的框圖。如圖2所示，信號(hào)線驅(qū)動(dòng)器4由5個(gè)半導(dǎo)體IC驅(qū)動(dòng)器芯片ICl IC5(下面簡(jiǎn)稱為驅(qū)動(dòng)器芯片ICl IC5)構(gòu)成，這5個(gè)驅(qū)動(dòng)器芯片分別承擔(dān)對(duì)將液晶顯示面板1的信號(hào)線 Al Am分為5份而成的第1 第5信號(hào)線群的每一個(gè)信號(hào)線群進(jìn)行驅(qū)動(dòng)。驅(qū)動(dòng)器芯片ICl IC5具有相同的內(nèi)部結(jié)構(gòu)，分別包含時(shí)鐘送出電路40、鎖存電路 41、42及驅(qū)動(dòng)電壓生成電路43。鎖存電路41與從時(shí)鐘送出電路40提供的時(shí)鐘信號(hào)同步地取入經(jīng)數(shù)據(jù)線DL提供的像素?cái)?shù)據(jù)信號(hào)，將該信號(hào)提供給鎖存電路42及像素驅(qū)動(dòng)電壓生成電路43。鎖存電路42 與從時(shí)鐘送出電路40提供的時(shí)鐘信號(hào)同步地取入從鎖存電路41提供的像素?cái)?shù)據(jù)信號(hào)，經(jīng)數(shù)據(jù)線DL將該信號(hào)提供給下一級(jí)驅(qū)動(dòng)器芯片。像素驅(qū)動(dòng)電壓生成電路43根據(jù)從鎖存電路41提供的像素?cái)?shù)據(jù)信號(hào)，生成分別對(duì)應(yīng)于該驅(qū)動(dòng)器芯片所承擔(dān)的(m/5)個(gè)信號(hào)線的像素驅(qū)動(dòng)電壓，并施加在這些信號(hào)線的每一個(gè)上。時(shí)鐘送出電路40將經(jīng)時(shí)鐘線CL提供的時(shí)鐘信號(hào)CLK提供給鎖存電路41及42，并將實(shí)施了波形整形處理(如后所述)以使這種時(shí)鐘信號(hào)CLK的占空比為規(guī)定占空比的信號(hào)經(jīng)時(shí)鐘線CL送出到下一級(jí)驅(qū)動(dòng)器芯片。即，在圖2所示一個(gè)實(shí)例中，驅(qū)動(dòng)器芯片ICl的時(shí)鐘送出電路40將對(duì)從控制器2提供的時(shí)鐘信號(hào)CLK實(shí)施了波形整形處理后的信號(hào)經(jīng)時(shí)鐘線CL1送出到下一級(jí)驅(qū)動(dòng)器芯片IC2。驅(qū)動(dòng)器芯片IC2的時(shí)鐘送出電路40將對(duì)這種經(jīng)時(shí)鐘線CL1提供的時(shí)鐘信號(hào)CLK實(shí)施了波形整形處理后的信號(hào)經(jīng)時(shí)鐘線CL2送出到下一級(jí)驅(qū)動(dòng)器芯片IC3。驅(qū)動(dòng)器芯片IC3的時(shí)鐘送出電路40將對(duì)經(jīng)時(shí)鐘線CL2提供的時(shí)鐘信號(hào)CLK實(shí)施了波形整形處理后的信號(hào)經(jīng)時(shí)鐘線CL3送出到下一級(jí)驅(qū)動(dòng)器芯片IC4。驅(qū)動(dòng)器芯片IC4 的時(shí)鐘送出電路40將對(duì)經(jīng)時(shí)鐘線CL3提供的時(shí)鐘信號(hào)CLK實(shí)施了波形整形處理后的信號(hào)經(jīng)時(shí)鐘線CL4送出到下一級(jí)驅(qū)動(dòng)器芯片IC5。圖3是表示時(shí)鐘送出電路40的內(nèi)部結(jié)構(gòu)的框圖。如圖3所示，時(shí)鐘送出電路40具有輸入緩沖器C11、輸出緩沖器C12、反相器C13、 C14U/2分頻電路C17及時(shí)鐘生成電路C18。輸入緩沖器Cll將經(jīng)時(shí)鐘線CL提供的時(shí)鐘信號(hào)CLK提供給反相器C13，并提供給上述各個(gè)鎖存電路41及42。反相器C13將使這種時(shí)鐘信號(hào)CLK的邏輯電平反轉(zhuǎn)后的反轉(zhuǎn)時(shí)鐘信號(hào)提供給反相器C14。反相器C14將使該反轉(zhuǎn)時(shí)鐘信號(hào)的邏輯電平反轉(zhuǎn)后的信號(hào)作為時(shí)鐘信號(hào)CK提供給1/2分頻電路C17。1/2分頻電路C17將這種時(shí)鐘信號(hào)CK的頻率分頻為1/2后的圖4所示1/2分頻時(shí)鐘信號(hào)CKD提供給時(shí)鐘生成電路C18。圖5是表示時(shí)鐘生成電路C18的內(nèi)部結(jié)構(gòu)的框圖。如圖5所示，時(shí)鐘生成電路C18由延遲電路Dl及異或非門El構(gòu)成。延遲電路Dl將如下信號(hào)作為延遲分頻時(shí)鐘信號(hào)CKQ，提供給異或非門E1，該信號(hào)是使1/2分頻電路C17所提供的1/2分頻時(shí)鐘信號(hào)CKD如圖4所示延遲了規(guī)定的延遲時(shí)間 DLY后的信號(hào)。另外，延遲時(shí)間DLY例如是時(shí)鐘信號(hào)CLK中的時(shí)鐘周期T的30 70%的時(shí)間。異或非門El如圖4所示，在上述1/2分頻時(shí)鐘信號(hào)CKD與延遲分頻時(shí)鐘信號(hào)CKQ的邏輯電平彼此相同的期間中，生成邏輯電平1的信號(hào)，作為整形時(shí)鐘信號(hào)CKH，在兩者的邏輯電平彼此不同的情況下，生成邏輯電平0的信號(hào)，作為整形時(shí)鐘信號(hào)CKH。利用這種結(jié)構(gòu)，時(shí)鐘生成電路C18如圖4所示，生成1/2分頻時(shí)鐘信號(hào)CKD的2倍頻率，即與時(shí)鐘信號(hào)CK或CLK相同頻率的時(shí)鐘信號(hào)，并作為整形時(shí)鐘信號(hào)CKH。此時(shí)，時(shí)鐘生成電路C18如圖4所示，利用延遲電路Dl的延遲時(shí)間DLY，確定整形時(shí)鐘信號(hào)CKH中彼此相鄰的邊沿部分(從邏輯電平1遷移到0或從0遷移到1的部分)之間的間隔。總之，整形時(shí)鐘信號(hào)CKH的占空比由延遲電路Dl的延遲時(shí)間DLY強(qiáng)制固定。時(shí)鐘生成電路C18將上述整形時(shí)鐘信號(hào)CKH提供給上述輸出緩沖器C12。輸出緩沖器C12將從時(shí)鐘生成電路C18提供的整形時(shí)鐘信號(hào)CKH設(shè)為時(shí)鐘信號(hào) CLK，將其經(jīng)時(shí)鐘線CL送出到下一級(jí)驅(qū)動(dòng)器芯片IC。下面，說(shuō)明上述結(jié)構(gòu)的作用。分別搭載于驅(qū)動(dòng)器芯片ICl IC5上的時(shí)鐘送出電路40將經(jīng)時(shí)鐘線CL從前一級(jí)驅(qū)動(dòng)器芯片IC或控制器2提供的時(shí)鐘信號(hào)CLK提供給內(nèi)部的鎖存電路41及42。此時(shí)，擔(dān)心伴隨著驅(qū)動(dòng)器芯片IC內(nèi)的時(shí)鐘布線的容量及鎖存電路41及42的動(dòng)作等，時(shí)鐘信號(hào)CLK 的占空比發(fā)生變動(dòng)。由此，例如，驅(qū)動(dòng)器芯片ICl IC5中分別產(chǎn)生在時(shí)鐘信號(hào)CLK中，邏輯電平0的期間增加這一占空比變動(dòng)，則越是后一級(jí)驅(qū)動(dòng)器芯片，其變動(dòng)量的累積就越大。 由此，前一級(jí)側(cè)驅(qū)動(dòng)器芯片ICl中使用的時(shí)鐘信號(hào)CLK的上升沿邊沿時(shí)序與后一級(jí)側(cè)驅(qū)動(dòng)器芯片IC5中使用的時(shí)鐘信號(hào)CLK的上升沿邊沿時(shí)序中會(huì)產(chǎn)生大幅度的偏移。因此，時(shí)鐘送出電路40利用1/2分頻電路C17及時(shí)鐘生成電路C18，將根據(jù)延遲電路Dl的延遲時(shí)間對(duì)從前一級(jí)驅(qū)動(dòng)器芯片IC或控制器2提供的時(shí)鐘信號(hào)CLK的占空比進(jìn)行了 DLY固定化后的信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片IC。由此，根據(jù)時(shí)鐘送出電路40，從驅(qū)動(dòng)器芯片ICl IC5分別送出的時(shí)鐘信號(hào)CLK的占空比全部如圖6所示，為基于延遲電路Dl的延遲時(shí)間DLY的規(guī)定的占空比。因此，即便如圖2所示將時(shí)鐘信號(hào)CLK通過(guò)級(jí)聯(lián)連接分別提供給驅(qū)動(dòng)器芯片ICl IC5，各驅(qū)動(dòng)器芯片內(nèi)產(chǎn)生的時(shí)鐘信號(hào)CLK的占空比的變動(dòng)量也不會(huì)在后一級(jí)側(cè)驅(qū)動(dòng)器芯片中累積。即，能夠使分別提供給前一級(jí)側(cè)驅(qū)動(dòng)器芯片及后一級(jí)側(cè)驅(qū)動(dòng)器芯片的時(shí)鐘信號(hào)CLK的邊沿時(shí)序相一致。并且，時(shí)鐘送出電路40利用圖3及圖5所示的簡(jiǎn)單結(jié)構(gòu)將時(shí)鐘信號(hào)CLK送出到下一級(jí)驅(qū)動(dòng)器芯片時(shí)，對(duì)每個(gè)驅(qū)動(dòng)器芯片強(qiáng)制固定其占空比。因而，與使用PLL電路或DLL電路依次調(diào)整其占空比相比，能夠使電路規(guī)模小規(guī)模化，故能夠抑制功耗的增加及成本增力口。另外，延遲電路Dl的延遲時(shí)間DLY伴隨著制造上的偏差、電源電壓的變動(dòng)或環(huán)境溫度的變化而變動(dòng)。因此，作為延遲電路D1，采用具有圖7所示結(jié)構(gòu)的電路。如圖7所示，這種延遲電路Dl是串聯(lián)連接了分別具有滯后的反相器C1 C4而構(gòu)成的。反相器C1 C4具有相同的內(nèi)部結(jié)構(gòu)，分別具有滯后式反相器電路ClOO (下面稱為 HS反相器電路C100)、電源電位施加電路ClOl及接地電位施加電路C102。HS反相器電路ClOO由用作作為反相器的高電位生成部的ρ溝道MOSGnetal-oxide semiconductor 金屬氧化物半導(dǎo)體)MFET (Field effect transistor 場(chǎng)效應(yīng)晶體管)、 即晶體管MP21及MP22、以及作為用作低電位生成部的η溝道MOS型FET的晶體管麗21及麗22構(gòu)成。晶體管ΜΡ21、ΜΡ22、麗21及麗22各自的柵極端子連接到輸入線Ll上。向晶體管ΜΡ21的源極端子施加電源電位VDD，其漏極端子連接到晶體管ΜΡ22的源極端子上。向晶體管MN21的源極端子施加接地電位GND，其漏極端子連接到晶體管MN22的源極端子上。 在晶體管MP22及麗22各自的漏極端子上連接有輸出線L2。利用這種結(jié)構(gòu)，HS反相器電路ClOO在經(jīng)輸入線Ll提供的信號(hào)是對(duì)應(yīng)于電源電位 VDD的高電位電平的情況下，晶體管MP21、MP22、麗21及麗22各自內(nèi)的MN21及麗22變?yōu)閷?dǎo)通狀態(tài)，將接地電位GND施加到輸出線L2。另外，在經(jīng)輸入線Ll提供的信號(hào)是對(duì)應(yīng)于接地電位GND的低電位電平的情況下，這些晶體管MP21、MP22、MN21及麗22各自內(nèi)的MP21及 MP22變?yōu)閷?dǎo)通狀態(tài)，將電源電位VDD施加到輸出線L2。S卩，HS反相器電路ClOO在經(jīng)輸入線Ll提供高電位(VDD)的信號(hào)，即對(duì)應(yīng)于邏輯電平1的信號(hào)的情況下，將使其反轉(zhuǎn)為邏輯電平0，即反轉(zhuǎn)為低電位(GND)的信號(hào)送出到輸出線L2。另一方面，在提供低電位(GND)的信號(hào)，即對(duì)應(yīng)于邏輯電平0的信號(hào)的情況下，HS反相器電路ClOO將使其反轉(zhuǎn)為邏輯電平1， 即反轉(zhuǎn)為高電位(VDD)的信號(hào)送出到輸出線L2。電源電位施加電路ClOl由作為η溝道MOS型的FET的晶體管麗11構(gòu)成。向晶體管MNl 1的漏極端子施加電源電位VDD，其柵極端子連接在輸出線L2上，其源極端子連接在連接HS反相器電路ClOO的晶體管ΜΝ21的漏極端子與晶體管ΜΝ22的源極端子之間的連接點(diǎn)CLl上。利用這種結(jié)構(gòu)，電源電位施加電路ClOl僅在上述HS反相器電路ClOO將高電位 (VDD)的信號(hào)送出到輸出線L2的情況下，晶體管麗11才變?yōu)閷?dǎo)通狀態(tài)。由此，電源電位施加電路ClOl將電源電位VDD施加到連接HS反相器電路ClOO的晶體管麗21及麗22之間的連接點(diǎn)CLl上。接地電位施加電路C102由作為ρ溝道MOS型FET的晶體管MPll構(gòu)成。向晶體管 MPll的漏極端子施加接地電位GND，其柵極端子連接到輸出線L2上，其源極端子連接到連接HS反相器電路ClOO的晶體管ΜΡ21的漏極端子與晶體管ΜΡ22的源極端子之間的連接點(diǎn) CL2 上。利用該結(jié)構(gòu)，接地電位施加電路C102僅在上述HS反相器電路ClOO將低電位 (GND)的信號(hào)送出到輸出線L2的情況下，晶體管MPll才變?yōu)閷?dǎo)通狀態(tài)。由此，接地電位施加電路C102將接地電位GND施加到連接HS反相器電路ClOO的晶體管ΜΡ21及ΜΡ22之間的連接點(diǎn)CL2上。下面，說(shuō)明如上所述由HS反相器電路ClOO、電源電位施加電路ClOl及接地電位施加電路C102構(gòu)成的反相器C單體的動(dòng)作。反相器C如圖8所示，在輸入信號(hào)的電平的上升沿部分，在其電平到達(dá)第1閾值Tl 的時(shí)刻tl，開(kāi)始降低輸出信號(hào)的電平，另一方面，在輸入信號(hào)的電平的下降沿部分，在其電平到達(dá)第2閾值T2的時(shí)刻t2，開(kāi)始輸出信號(hào)的電平上升。S卩，首先，在輸入信號(hào)的上升沿部分的剛好之前，因?yàn)镠S反相器電路ClOO將高電位(VDD)信號(hào)送出到輸出線L2，所以電源電位施加電路ClOl的晶體管麗11變?yōu)閷?dǎo)通狀態(tài)。 因此，其間將電源電位VDD經(jīng)麗11施加到連接HS反相器電路ClOO的晶體管麗21及麗22 之間的連接點(diǎn)CLl上。因此，之后，在輸入信號(hào)的上升沿部分，若施加到晶體管麗21的柵極端子上的電壓超過(guò)該麗21自身的閾值，則麗21變?yōu)閷?dǎo)通狀態(tài)。由此，形成基于麗11及麗21各自的導(dǎo)通電阻的分壓電路，將由該分壓電路根據(jù)電源電位VDD生成的高電位施加到晶體管MN22的源極端子上。此時(shí)，利用背柵偏壓效應(yīng)，晶體管MN22表觀的閾值變高，反相
9器的閾值變高。從而，在HS反相器電路ClOO中，在輸入信號(hào)的上升沿部分其信號(hào)電平超過(guò)上述第1閾值Tl時(shí)，判定為施加了對(duì)應(yīng)于邏輯電平1的高電位，為了使輸入信號(hào)的電平反轉(zhuǎn)而使之降低。另一方面，在輸入信號(hào)的下降沿部分的剛好之前，因?yàn)镠S反相器電路ClOO將低電位(GND)信號(hào)送出到輸出線L2，所以接地電位施加電路C102的晶體管MPll變?yōu)閷?dǎo)通狀態(tài)。 因而，在此期間，將接地電位GND經(jīng)MPll施加到連接HS反相器電路ClOO的晶體管MP21及 MP22之間的連接點(diǎn)CL2上。因此，其后，在輸入信號(hào)的下降沿部分，若施加到晶體管MP21的柵極端子上的電壓低于該MP21自身的閾值，則MP21變?yōu)閷?dǎo)通狀態(tài)。由此，形成基于MPll 及MP21各自的導(dǎo)通電阻的分壓電路，將由該分壓電路根據(jù)接地電位GND生成的低電位施加到晶體管MP22的源極端子上。此時(shí)，利用背柵偏壓效應(yīng)，晶體管MP22表觀的閾值變低，反相器的閾值變低。因而，在HS反相器電路ClOO中，在輸入信號(hào)的下降沿部分其信號(hào)電平低于上述第2閾值T2時(shí)，判定為施加了對(duì)應(yīng)于邏輯電平0的低電位，為了使輸出信號(hào)的電平反轉(zhuǎn)而使之上升。S卩，反相器C如圖8所示，在輸入信號(hào)的電平從接地電位GND的狀態(tài)(對(duì)應(yīng)于邏輯電平0的狀態(tài))開(kāi)始上升的上升沿部分，從該電平到達(dá)第1閾值Tl的時(shí)刻tl開(kāi)始，使維持在電源電位VDD的狀態(tài)(對(duì)應(yīng)于邏輯電平1的狀態(tài))的輸出信號(hào)的電平下降，直到到達(dá)接地電位GND的狀態(tài)。另一方面，如圖8所示，在輸入信號(hào)的電平從電源電位VDD的狀態(tài)開(kāi)始下降的下降沿部分，從該電平到達(dá)第2閾值T2 (其中Τ1> ^)的時(shí)刻t2開(kāi)始，使輸出信號(hào)的電平上升，直到到達(dá)電源電位VDD的狀態(tài)。因而，反相器C在輸入信號(hào)的上升沿部分，如圖8所示，延遲了延遲時(shí)間dlyl后， 為了使其電平反轉(zhuǎn)，而使輸出信號(hào)的電平下降。另一方面，在輸入信號(hào)的下降沿部分，如圖 8所示，延遲了延遲時(shí)間dly2后，為了使其電平反轉(zhuǎn)，而使輸出信號(hào)的電平上升。此時(shí)，如圖8所示，第1閾值Tl與第2閾值T2之差為滯后的寬度Δ h，該滯后寬度 Δ h越寬，則延遲時(shí)間dlyl、dly2越長(zhǎng)。另外，這種滯后寬度Δ h在電源電位施加電路ClOl 的晶體管麗11、接地電位施加電路C102的晶體管MPll各自的漏極電流越大時(shí)變得越寬。 由此，能夠利用晶體管麗11及MPll各自的漏極電流值將反相器C的延遲時(shí)間dlyl、dly2 設(shè)定為任意的延遲時(shí)間。圖7所示的延遲電路通過(guò)串聯(lián)連接上述分別具有延遲時(shí)間dlyl、dly2的4個(gè)反相器& (；，如圖9所示，使輸入信號(hào)IN延遲了延遲時(shí)間(2-dlyl+2-dly2)后輸出(OUT)?？傊?，只要設(shè)定晶體管麗11及MPll各自的漏極電流值，使這樣的延遲時(shí)間O*(11又2) 與圖4所示的延遲時(shí)間DLY相等即可。另外，串聯(lián)連接反相器C的級(jí)數(shù)不限于4級(jí)，也可以是2級(jí)以上，或僅為1級(jí)。總之，因?yàn)檠舆t時(shí)間與反相器C的級(jí)數(shù)成比例變化，所以只要串聯(lián)連接與可得到圖4所示的延遲時(shí)間DLY的級(jí)數(shù)相當(dāng)?shù)膫€(gè)數(shù)的反相器C即可。這里，已知的是，在MOS構(gòu)造的半導(dǎo)體集成裝置中，動(dòng)作速度隨著環(huán)境溫度而變化。例如，在環(huán)境溫度低的情況下，將具有圖10(A)所示波形的輸入信號(hào)提供給反相器C，在環(huán)境溫度高的情況下，將具有圖10(C)所示波形的輸入信號(hào)提供給反相器C。S卩，如圖10(A)及(C)所示，環(huán)境溫度高的情況與低的情況相比，輸入信號(hào)的上升沿部分及下降沿部分的電平推移變緩慢。這里，在環(huán)境溫度低的情況下，因?yàn)榫w管麗11的導(dǎo)通電阻變低，故晶體管麗22 的源極端子的電位變高。另一方面，在環(huán)境溫度高的情況下，因?yàn)榫w管MNll的導(dǎo)通電阻變高，所以晶體管MN22的源極端子的電位變低。由此，相對(duì)于輸入信號(hào)上升沿部分的反相器C的第1閾值Tl在圖10(C)所示環(huán)境溫度高的情況下比圖10(A)所示環(huán)境溫度低的情況下低。同樣地，在環(huán)境溫度低的情況下，因?yàn)榫w管MPll的導(dǎo)通電阻變低，所以晶體管 MP22的源極端子的電位變低。另一方面，在環(huán)境溫度高的情況下，因?yàn)榫w管MPll的導(dǎo)通電阻變高，所以晶體管MP22的源極端子的電位變高。因此，相對(duì)于輸入信號(hào)的下降沿部分的反相器C的第2閾值T2在圖10(C)所示環(huán)境溫度高的情況下比圖10(A)所示環(huán)境溫度低的情況下高。即，如圖10所示，環(huán)境溫度高的情況下的滯后寬度Δ Ii2也比環(huán)境溫度低的情況下的滯后寬度Δ Ii1小。在環(huán)境溫度高的情況下，與低的情況相比，輸入信號(hào)的上升沿部分及下降沿部分的電平推移變緩慢，延遲時(shí)間增大，但因?yàn)榄h(huán)境溫度越高，則滯后寬度Δ h越小，所以抑制了延遲時(shí)間的增大。由此，能夠抑制低溫時(shí)根據(jù)圖10(A)所示的輸入信號(hào)得到的圖10(B) 所示的輸出信號(hào)的延遲時(shí)間dly2、與高溫時(shí)根據(jù)圖10(C)所示的輸入信號(hào)得到的圖10(D) 所示的輸出信號(hào)的延遲時(shí)間dly2之差。這樣，反相器C利用晶體管MNl 1及MPl 1的導(dǎo)通電阻隨著環(huán)境溫度而變化，進(jìn)行自調(diào)整，從而無(wú)論環(huán)境溫度如何變化，均抑制延遲時(shí)間的變動(dòng)。進(jìn)而，根據(jù)圖7所示的反相器C的結(jié)構(gòu)，即便伴隨制造上的偏差或電源電位VDD的變動(dòng)，在晶體管的漏極電流中產(chǎn)生偏差，也能夠抑制該延遲時(shí)間的變動(dòng)量。即，在晶體管的漏極電流比規(guī)定小的情況下，與圖10所示環(huán)境溫度高的情況一樣，輸出信號(hào)的上升沿部分及下降沿部分的電平推移變緩慢，延遲時(shí)間增加。但是，如上所述，因?yàn)榫w管的漏極電流越大，則滯后寬度Δ h越窄，故作用于抑制該延遲時(shí)間增大的方向。因此，反相器C無(wú)論晶體管的漏極電流如何變化，均能控制其延遲時(shí)間。如上所述，作為延遲電路D1，采用串聯(lián)連接了圖7所示反相器C的結(jié)構(gòu)，從而無(wú)論制造上的偏差、電源電壓的變動(dòng)或環(huán)境溫度的變化如何，均能抑制延遲時(shí)間DLY的變動(dòng)。從而，通過(guò)采用圖7所示結(jié)構(gòu)作為時(shí)鐘送出電路40的延遲電路D1，無(wú)論制造上的偏差、電源電壓的變動(dòng)及環(huán)境溫度的變化如何，均能將占空比穩(wěn)定的時(shí)鐘信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片。另外，在圖7所示的反相器C中，也可以采用圖11所示的HS反相器電路C200來(lái)代替HS反相器電路ClOO。在圖11所示的HS反相器電路C200中，除了經(jīng)電阻RPl向晶體管MP21的源極端子施加電源電位VDD，并經(jīng)電阻RNl向晶體管麗21的源極端子施加接地電位GND這點(diǎn)之外， 其他結(jié)構(gòu)與HS反相器電路ClOO相同。另外，反相器C內(nèi)設(shè)置的電源電位施加電路ClOl和接地電位施加電路C102與圖7所示的相同。在HS反相器電路C200中，能夠利用電阻RPl及RNl的電阻值來(lái)設(shè)定任意的延遲時(shí)間dlyl、dly2。S卩，電阻RPl及RNl的電阻值越高，則伴隨輸出信號(hào)中的時(shí)間經(jīng)過(guò)的電平推移越緩慢，所以延遲時(shí)間dlyl、dly2變長(zhǎng)。另一方面，電阻RPl及RNl的電阻值越低，則
11伴隨輸出信號(hào)中的時(shí)間經(jīng)過(guò)的電平推移越急劇，所以延遲時(shí)間dlyl、dly2變短。這樣，在利用電阻RPl及RNl進(jìn)行延遲時(shí)間dlyl、dly2的設(shè)定的情況下，與利用晶體管的漏極電流進(jìn)行延遲時(shí)間dlyl、dly2的設(shè)定的情況相比，因?yàn)橹圃炱畹挠绊懶?，故能夠高精度地設(shè)定成期望的延遲時(shí)間dlyl、dly2。也可以采用圖12所示的電源電位施加電路C201及接地電位施加電路C202來(lái)代替圖11所示的反相器C的電源電位施加電路ClOl及接地電位施加電路C102。圖12所示的電源電位施加電路C201分別由作為ρ溝道MOS型FET的晶體管ΜΡ41 及ΜΡ42、與作為η溝道MOS型FET的晶體管麗11及麗12構(gòu)成。向晶體管ΜΡ42的源極端子施加電源電位VDD，其柵極端子及漏極端子均連接在晶體管ΜΝ12的柵極端子上。向晶體管麗12的源極端子施加接地電位GND，其漏極端子連接到晶體管ΜΡ41的柵極端子上。向晶體管ΜΡ41的源極端子施加電源電位VDD，其漏極端子連接到晶體管MNll的漏極端子上。艮口， 通過(guò)上述結(jié)構(gòu)，晶體管ΜΡ41、ΜΡ42及麗12始終為導(dǎo)通狀態(tài)。由此，經(jīng)晶體管ΜΡ41、始終向晶體管麗11的漏極端子施加電源電位VDD。晶體管麗11的柵極端子連接到輸出線L2上， 其源極端子連接到連接HS反相器電路C200的晶體管ΜΝ21的漏極端子與晶體管ΜΝ22的源極端子之間的連接點(diǎn)CLl上。這樣，電源電位施加電路C201中，經(jīng)晶體管ΜΡ41向晶體管麗11的漏極端子施加電源電位VDD。此時(shí)，為了將晶體管ΜΡ41始終設(shè)定為導(dǎo)通狀態(tài)，經(jīng)晶體管麗12及ΜΡ42向其柵極端子施加接地電位GND。由此，在電源電位施加電路C201中，與電源電位施加電路ClOl—樣，僅在輸出線 L2為高電位(VDD)的狀態(tài)的情況下，晶體管麗11變?yōu)閷?dǎo)通狀態(tài)，電源電位VDD經(jīng)晶體管 ΜΡ41及麗11施加到HS反相器電路C200的連接點(diǎn)CLl上。接地電位施加電路C202分別由作為ρ溝道MOS型FET的晶體管MPll及ΜΡ12、與作為η溝道MOS型FET的晶體管ΜΝ41及ΜΝ42構(gòu)成。向晶體管ΜΝ42的源極端子施加接地電位GND，其柵極端子及漏極端子均連接到晶體管ΜΡ12的柵極端子上。向晶體管ΜΡ12的源極端子施加電源電位VDD，其漏極端子連接到晶體管ΜΝ41的柵極端子上。向晶體管ΜΝ41 的源極端子施加接地電位GND，其漏極端子連接到晶體管MPll的漏極端子上。即，通過(guò)上述結(jié)構(gòu)，晶體管ΜΝ41、ΜΝ42及ΜΡ12始終為導(dǎo)通狀態(tài)。由此，經(jīng)晶體管ΜΝ41，始終向晶體管 MPll的漏極端子施加接地電位GND。晶體管MPll的柵極端子連接到輸出線L2上，其源極端子連接到連接HS反相器電路C200的晶體管ΜΡ21的漏極端子及晶體管ΜΡ22的源極端子之間的連接點(diǎn)CL2上。這樣，接地電位施加電路C202中，經(jīng)晶體管ΜΝ41向晶體管MPl 1的漏極端子施加接地電位GND。此時(shí)，為了將晶體管ΜΝ41始終設(shè)定為導(dǎo)通狀態(tài)，經(jīng)晶體管ΜΡ12及ΜΝ42向其柵極端子施加電源電位VDD。由此，在接地電位施加電路C202中，與接地電位施加電路C102—樣，僅在輸出線 L2為低電位(GND)的狀態(tài)的情況下，晶體管MPll變?yōu)閷?dǎo)通狀態(tài)，接地電位GND經(jīng)晶體管 ΜΝ41及MPll施加到HS反相器電路C200的連接點(diǎn)CL2上?？傊?，即便在采用了圖12所示的反相器C的情況下，也與采用了圖7及圖11所示的反相器C的情況一樣，能夠構(gòu)筑具有圖8及圖9所示的延遲特性的延遲電路。此時(shí)，在圖12所示的反相器中，利用晶體管ΜΡ41、麗11、ΜΝ41及MPll的導(dǎo)通電阻隨著環(huán)境溫度而變化，進(jìn)行自調(diào)整，從而無(wú)論圖10所示的環(huán)境溫度如何變化，延遲時(shí)間均恒定。由此，根據(jù)圖12所示的反相器，與采用了圖7及圖11所示的反相器C的情況一樣， 即便伴隨制造上的偏差或電源電位VDD的變動(dòng)，在晶體管的漏極電流中產(chǎn)生了偏差，也能夠抑制該延遲時(shí)間的變動(dòng)量。即，在晶體管的漏極電流比規(guī)定小的情況下，與圖10所示的環(huán)境溫度高的情況一樣，輸出信號(hào)的上升沿部分及下降沿部分的電平推移變緩慢，延遲時(shí)間增加。但是，因?yàn)榫w管的漏極電流越小，則滯后寬度Ah越窄，故作用于抑制該延遲時(shí)間增大的方向。因此，反相器C無(wú)論晶體管的漏極電流如何變動(dòng)，均能控制其延遲時(shí)間。并且，在圖12所示的反相器C中，為了將電源電位施加電路C201中成為電源電位 VDD的提供源的晶體管MP41固定為導(dǎo)通狀態(tài)，不向其柵極端子直接施加接地電位GND，而經(jīng)由晶體管MP42及麗12向MP41的柵極端子施加接地電位GND。另外，為了將接地電位施加電路C202中成為接地電位GND的提供源的晶體管MN41固定為導(dǎo)通狀態(tài)，不向其柵極端子直接施加電源電位VDD，而經(jīng)由晶體管MN42及MP12向MN41的柵極端子施加電源電位VDD。由此，在發(fā)生了靜電放電的情況下，也能夠避免來(lái)自晶體管MP41及MN41各自的柵極端子的靜電破壞?；蛘?，在上述電源電位施加電路C201及接地電位施加電路C202中，因?yàn)椴淮嬖谑冀K流過(guò)直流電流、電流消耗大的元件，故能夠?qū)崿F(xiàn)低功耗化。
權(quán)利要求
1.一種顯示面板驅(qū)動(dòng)裝置，具有信號(hào)線驅(qū)動(dòng)器，向在多個(gè)掃描線與多個(gè)信號(hào)線的各交叉部具有像素部的顯示面板的所述信號(hào)線分別施加基于輸入影像信號(hào)的像素驅(qū)動(dòng)電壓，其特征在于，所述信號(hào)線驅(qū)動(dòng)器由多個(gè)驅(qū)動(dòng)器芯片構(gòu)成，該多個(gè)驅(qū)動(dòng)器芯片對(duì)應(yīng)于將所述信號(hào)線分別分群為多個(gè)信號(hào)線群后的信號(hào)線群的每一個(gè)，且分別由時(shí)鐘線級(jí)聯(lián)連接，所述驅(qū)動(dòng)器芯片分別包含像素驅(qū)動(dòng)電壓生成部，以對(duì)應(yīng)于經(jīng)所述時(shí)鐘線提供的時(shí)鐘信號(hào)的時(shí)序，向?qū)儆谒鲂盘?hào)線群的信號(hào)線分別施加所述像素驅(qū)動(dòng)電壓；以及時(shí)鐘送出部， 經(jīng)所述時(shí)鐘線，將經(jīng)所述時(shí)鐘線提供的時(shí)鐘信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片， 所述時(shí)鐘送出部具有1/2分頻電路，生成將提供的所述時(shí)鐘信號(hào)的周期分頻為1/2的分頻時(shí)鐘信號(hào)； 延遲電路，生成使所述分頻時(shí)鐘信號(hào)延遲了規(guī)定的延遲時(shí)間的延遲分頻時(shí)鐘信號(hào)；以及異或非門，在所述延遲分頻時(shí)鐘信號(hào)與所述分頻時(shí)鐘信號(hào)的邏輯電平彼此相同的期間中，生成具有第一電平的整形時(shí)鐘信號(hào)，在彼此不同的情況下，生成具有第二電平的整形時(shí)鐘信號(hào)，并經(jīng)所述時(shí)鐘線送出到下一級(jí)的所述驅(qū)動(dòng)器芯片。
2.根據(jù)權(quán)利要求1所述的顯示面板驅(qū)動(dòng)裝置，其特征在于， 所述延遲電路由分別連接成縱列的多個(gè)反相器構(gòu)成。
3.根據(jù)權(quán)利要求1或2所述的顯示面板驅(qū)動(dòng)裝置，其特征在于， 所述反相器分別具有一對(duì)第一 FET，一方的漏極與另一方的源極在第一連接點(diǎn)彼此連接，且各自的柵極彼此在輸入點(diǎn)被連接，向所述一方的源極施加第一電位，在所述另一方的漏極上連接輸出點(diǎn)， 彼此具有第一導(dǎo)電型的溝道；一對(duì)第二 FET，一方的漏極與另一方的源極在第二連接點(diǎn)彼此連接，且各自的柵極彼此在所述輸入點(diǎn)彼此連接，向所述一方的源極施加第二電位，在所述另一方的漏極上連接所述輸出點(diǎn)，彼此具有第二導(dǎo)電型的溝道；第一附加FET，在所述輸出點(diǎn)為所述第二電位的狀態(tài)的情況下，向所述第一連接點(diǎn)施加所述第二電位；以及第二附加FET，在所述輸出點(diǎn)為所述第一電位的狀態(tài)的情況下，向所述第二連接點(diǎn)施加所述第一電位。
4.根據(jù)權(quán)利要求3所述的顯示面板驅(qū)動(dòng)裝置，其特征在于，經(jīng)第一電阻向所述第一 FET中的所述一方的源極施加所述第一電位； 經(jīng)第二電阻向所述第二 FET中的所述一方的源極施加所述第二電位。
5.根據(jù)權(quán)利要求4所述的顯示面板驅(qū)動(dòng)裝置，其特征在于， 還具有第三附加FET，向所述第一附加FET提供所述第二電位；第四附加FET，向源極施加所述第一電位，將漏極連接到所述第三附加FET的柵極上； 第五附加FET，向源極施加所述第二電位，將柵極及漏極均連接到所述第四附加FET的柵極上；第六附加FET，向所述第二附加FET提供所述第一電位；第七附加FET，向源極施加所述第二電位，將漏極連接到所述第六附加FET的柵極上；以及第八附加FET，向源極施加所述第一電位，將柵極及漏極均連接到所述第七附加FET的柵極上。
6.根據(jù)權(quán)利要求1 5之一所述的顯示面板驅(qū)動(dòng)裝置，其特征在于， 所述規(guī)定的延遲時(shí)間為所述時(shí)鐘信號(hào)中的時(shí)鐘周期的30 70%的時(shí)間。
全文摘要
本發(fā)明的目的在于提供一種顯示面板驅(qū)動(dòng)裝置，不會(huì)導(dǎo)致功耗增加及成本增加，能夠經(jīng)由承擔(dān)顯示面板驅(qū)動(dòng)的多個(gè)驅(qū)動(dòng)器芯片的每一個(gè)向各驅(qū)動(dòng)器芯片提供占空比穩(wěn)定的時(shí)鐘信號(hào)。在本發(fā)明中，在將信號(hào)線驅(qū)動(dòng)器分割成分別由時(shí)鐘線級(jí)聯(lián)連接的多個(gè)驅(qū)動(dòng)器芯片來(lái)構(gòu)筑時(shí)，在各驅(qū)動(dòng)器芯片中設(shè)置如下時(shí)鐘送出部，其中，在該信號(hào)線驅(qū)動(dòng)器中，以對(duì)應(yīng)于時(shí)鐘信號(hào)的時(shí)序向顯示面板的信號(hào)線分別施加基于輸入影像信號(hào)的像素驅(qū)動(dòng)電壓。時(shí)鐘送出部在將經(jīng)時(shí)鐘線提供的時(shí)鐘信號(hào)的周期分頻為1/2的分頻時(shí)鐘信號(hào)與使該分頻時(shí)鐘信號(hào)延遲了規(guī)定的延遲時(shí)間的延遲分頻時(shí)鐘信號(hào)的邏輯電平彼此相同的期間中，將具有第1電平的整形時(shí)鐘信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片，在彼此不同的情況下，將具有第2電平的整形時(shí)鐘信號(hào)送出到下一級(jí)驅(qū)動(dòng)器芯片。
文檔編號(hào)G09G3/36GK102446484SQ201110292839
公開(kāi)日2012年5月9日 申請(qǐng)日期2011年9月30日 優(yōu)先權(quán)日2010年10月4日
發(fā)明者富田敬 申請(qǐng)人:拉碧斯半導(dǎo)體株式會(huì)社