專利名稱：移位寄存器及液晶顯示柵極驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器，特別是一種用于液晶顯示的移位寄存器及 液晶顯示柵極驅(qū)動(dòng)裝置。
背景技術(shù)：
一般來講， 一個(gè)有源驅(qū)動(dòng)顯示設(shè)備，例如液晶顯示，是一個(gè)像素陣列在 數(shù)據(jù)線和掃描線交錯(cuò)的矩陣當(dāng)中的。在這里，像素陣列的橫向部分是由掃描 線組成，該掃描線則是由一個(gè)移位寄存器作為掃描驅(qū)動(dòng)來給像素陣列提供信
上述移位寄存器主要是由非晶硅薄膜晶體管組成，雖然非晶硅薄膜晶體 管具有比較低的遷移率，但是，在關(guān)閉狀態(tài)下具有非常低的漏電流以及在大 面積布置的情況下具有比較一致的開啟電壓，因此，非晶硅薄膜晶體管作為
移位寄存器的基本元件越來越受到重視。
如圖1所示，為現(xiàn)有移位寄存器的工作原理示意圖。該移位寄存器主要 包括兩個(gè)部分， 一部分為節(jié)點(diǎn)控制電路1,另一部分為通過節(jié)點(diǎn)控制的輸出
電路2，其中，通過節(jié)點(diǎn)控制電路1產(chǎn)生的節(jié)點(diǎn)A用于控制非晶硅薄膜晶體 管TA的開啟狀態(tài)，產(chǎn)生的節(jié)點(diǎn)B用于控制非晶硅薄膜晶體管TB的開啟狀態(tài)。 該電路中，節(jié)點(diǎn)A控制TA的開啟狀態(tài)主要有兩種情況，其工作時(shí)序圖分別如 如圖2和圖3所示，其中VGH為高電平輸入端、VGL為低電平輸入端、CLK為 時(shí)鐘信號(hào)、G(n-1)、 G(n)、 G(n+l)為相鄰移位寄存器的輸出信號(hào)。圖1中的 移位寄存器按照?qǐng)D2中的工作時(shí)序工作時(shí)，該移位寄存器的主要優(yōu)點(diǎn)是非 晶硅薄膜晶體管TA的占空比比圖3的小50%。但是，由于當(dāng)輸出信號(hào)G(n)由高電平拉為低電平時(shí)，都是由非晶硅薄膜晶體管TB的開關(guān)來完成的。 一般
設(shè)計(jì)非晶硅薄膜晶體管TB的寬長(zhǎng)比(即，晶體管制作中溝道的寬度和長(zhǎng)度的
比值，該比值與晶體管的工作電流成正比)要小于非晶硅薄膜晶體管TA的寬
長(zhǎng)比，所以容易造成輸出端由高電平變?yōu)榈碗娖降难舆t，而且給作為拉低輸
出電平的非晶硅薄膜晶體管TB帶來很大的壓力。如果按照?qǐng)D3中的時(shí)序來工
作，首先非晶硅薄膜晶體管TA的占空比比圖2大50%,這樣很容易增加非
晶硅薄膜晶體管TA的開啟電壓的偏移，從而減少非晶硅薄膜晶體管TA的壽
命。但是，采用圖3的工作時(shí)序也有其自身的優(yōu)點(diǎn)，非晶硅薄膜晶體管TA在
時(shí)鐘信號(hào)CLK由高電平變?yōu)榈碗娖降臅r(shí)候，還是開啟狀態(tài)，所以可以通過非
晶硅薄膜晶體管TA來使輸出端放電，將其拉為低電平。這樣既可以減少輸出
的延遲，也可以減少作為拉低輸出電平的非晶硅薄膜晶體管TB的壓力。
但是，不管圖1的移位寄存器是按照?qǐng)D2還是圖3的時(shí)序來工作，都會(huì)
面臨一個(gè)同樣的問題是，當(dāng)偏置電壓運(yùn)用在非晶硅薄膜晶體管的柵極上面， 非晶硅薄膜晶體管的開啟電壓開始隨著偏置電壓的極性為正電壓而增加。當(dāng)
非晶硅薄膜晶體管用來作為像素的驅(qū)動(dòng)的時(shí)候，非晶硅薄膜晶體管的工作占 空比非常小，典型的在0. 1%到0. 2%之間，因此，它處于開啟的時(shí)間相對(duì)關(guān) 閉的時(shí)間來說比較短，基本上開啟時(shí)間不會(huì)受到什么影響。但是，作為像素 驅(qū)動(dòng)的移位寄存器電路中，非晶硅薄膜晶體管的占空比比較大，基本在5% -10%之間，甚至更大，這樣在柵極正向偏置電壓下面，非晶硅薄膜晶體管的 工作電流會(huì)下降，而且開啟電壓的偏移也會(huì)越來越大，最后阻止非晶硅薄膜 晶體管正常工作。在圖l所示的移位寄存器中，表現(xiàn)為主要的非晶硅薄膜 晶體管TA的開啟電壓的大小會(huì)逐漸升高，并且越來越大，節(jié)點(diǎn)A的電壓不能 再開啟非晶硅薄膜晶體管TA,從而影響非晶硅薄膜晶體管TA的壽命，導(dǎo)致 電路不能正常工作
發(fā)明內(nèi)容
本發(fā)明的目的是為了解決用于控制輸出信號(hào)的非晶硅薄膜晶體管的開啟 電壓會(huì)隨著工作時(shí)間的增加，偏移越來越大的問題，提供一種移位寄存器及 使用該移位寄存器的柵極驅(qū)動(dòng)電路，以使得液晶顯示器的柵極驅(qū)動(dòng)電路具有 低成本、低功耗，使用壽命長(zhǎng)的優(yōu)點(diǎn)。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種移位寄存器，包括 第一薄膜晶體管，其漏極連接第一時(shí)鐘信號(hào)輸入端，源極連接輸出信號(hào)
端；
第二薄膜晶體管，其漏極分別與所述第一薄膜晶體管的源極和所述輸出 信號(hào)端相連接，源極連接低電平輸入端；
補(bǔ)償開啟電壓?jiǎn)卧?，用于補(bǔ)償所述第一薄膜晶體管的柵極的開啟電壓， 分別與第二時(shí)鐘信號(hào)輸入端、第三時(shí)鐘信號(hào)輸入端、輸入信號(hào)端、所述輸出
信號(hào)端、所述第一薄膜晶體管的柵極和所述低電平輸入端相連接；
低電平保持單元，用于當(dāng)所述輸出信號(hào)為低電平時(shí)，保持所述輸出信號(hào) 的狀態(tài)，分別與所述輸入信號(hào)端、所述第二時(shí)鐘信號(hào)輸入端、所述第二薄膜 晶體管的柵極和所述低電平輸入端相連接。
為了實(shí)現(xiàn)上述目的，本發(fā)明還提供了一種液晶顯示柵極驅(qū)動(dòng)裝置，包括 沉積在液晶顯示器陣列基板上的多個(gè)移位寄存器；
所述多個(gè)移位寄存器中，前一個(gè)移位寄存器的輸出信號(hào)端均和與其相鄰 的下一個(gè)移位寄存器的輸入信號(hào)端連接；所述多個(gè)移位寄存器中，第一個(gè)移 位寄存器的輸入信號(hào)端輸入的為幀起始信號(hào)；
所述多個(gè)移位寄存器中，各個(gè)移位寄存器均連接四個(gè)時(shí)鐘信號(hào)輸入端中 的三個(gè)，所述四個(gè)時(shí)鐘信號(hào)為依次輸出高電平的第一時(shí)鐘信號(hào)、第二時(shí)鐘信 號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)。
由以上技術(shù)方案可知，本發(fā)明提供的移位寄存器及使用該移位寄存器的 柵極驅(qū)動(dòng)電路，通過補(bǔ)償開啟電壓?jiǎn)卧a(bǔ)償某一重要薄膜晶體管的開啟電壓， 從而使得該薄膜晶體管工作一段時(shí)間后，雖然其開啟電壓隨著正偏置電壓而逐漸增加，但經(jīng)過補(bǔ)償后加于其上的開啟電壓仍能使其工作，使得該非晶硅 薄膜晶體管的使用壽命延長(zhǎng)。同時(shí)，該移位寄存器還可以實(shí)現(xiàn)輸出信號(hào)的輸
出電平快速的由高電平轉(zhuǎn)化為低電平，并且，當(dāng)輸出信號(hào)需要輸出為低電平 時(shí)，能夠很好的保持輸出信號(hào)的低電平狀態(tài)。
下面通過具體實(shí)施例并結(jié)合附圖對(duì)本發(fā)明做進(jìn)一 步的詳細(xì)描述。


圖1為現(xiàn)有移位寄存器的工作原理示意圖2為現(xiàn)有移位寄存器的工作時(shí)序圖3為現(xiàn)有移位寄存器的另一工作時(shí)序圖4為本發(fā)明移位寄存器實(shí)施例一的結(jié)構(gòu)示意圖5為本發(fā)明移位寄存器實(shí)施例二的結(jié)構(gòu)示意圖6為本發(fā)明實(shí)施例二的移位寄存器的工作時(shí)序圖7為本發(fā)明液晶顯示柵極驅(qū)動(dòng)裝置實(shí)施例的結(jié)構(gòu)示意圖8為本發(fā)明液晶顯示柵極驅(qū)動(dòng)裝置實(shí)施例的時(shí)鐘信號(hào)時(shí)序圖。
具體實(shí)施例方式
本發(fā)明的實(shí)施例提供的移位寄存器，在電路實(shí)現(xiàn)上，能夠通過補(bǔ)償開啟 電壓?jiǎn)卧a(bǔ)償某一重要薄膜晶體管的開啟電壓，從而使得該薄膜晶體管工作 一段時(shí)間后，雖然其開啟電壓隨著正偏置電壓而逐漸增加，但經(jīng)過補(bǔ)償后加 于其上的開啟電壓仍能使其工作，增加了該重要的薄膜晶體管的使用壽命。
如圖4所示，為本發(fā)明移位寄存器實(shí)施例一的結(jié)構(gòu)示意圖，包括
第一薄膜晶體管T1，其漏極連接第一時(shí)鐘信號(hào)輸入端CLKn，源極連接 輸出信號(hào)端(OUT);第二薄膜晶體管T2，其漏極分別連接輸出信號(hào)端(OUT) 和第一薄膜晶體管Tl的源極，源極連接低電平輸入端(VSS);
補(bǔ)償開啟電壓?jiǎn)卧?01,用于補(bǔ)償?shù)谝槐∧ぞw管Tl的柵極的開啟電壓，分別與第二時(shí)鐘信號(hào)輸入端CLK22、第三時(shí)鐘信號(hào)輸入端CLK23、輸入信號(hào)端 (IN)、輸出信號(hào)端(OUT)、第一薄膜晶體管Tl的柵極和低電平輸入端(VSS) 相連接；低電平保持單元302,用于當(dāng)輸出信號(hào)為低電平時(shí)，保持輸出信號(hào) 的狀態(tài)，分別與輸入信號(hào)端UN)、第二時(shí)鐘信號(hào)輸入端CLK22、第二薄膜 晶體管T2的柵極和低電平輸入端(VSS )相連接。當(dāng)Tl由于開啟時(shí)間的增加 以及其上正偏置電壓的作用，其開啟電壓增加后，由于補(bǔ)償開啟電壓?jiǎn)卧?01 對(duì)節(jié)點(diǎn)A的電壓的補(bǔ)償作用，可以使T1的開啟電壓始終可以將T1打開，使 其正常工作。具體為，補(bǔ)償開啟電壓?jiǎn)卧?01還可以包括有第一單元3011， 用于對(duì)第一薄膜晶體管Tl的柵極進(jìn)行放電，使得Tl的柵極的電壓降低到稍 低于其開啟電壓即停止放電，分別與第二時(shí)鐘信號(hào)輸入端CLK22、第一薄膜 晶體管T1的柵極和輸出信號(hào)端(OUT)相連接；第二單元3012，用于補(bǔ)償?shù)?一薄膜晶體管Tl的柵極的開啟電壓，即通過第一單元放電后的Tl的電壓降 至稍低于開啟電壓，再通過第二單元的補(bǔ)償，總是可以使得T1開啟，該第二 單元分別與第三時(shí)鐘信號(hào)輸入端CLK23、輸入信號(hào)端(IN)、第一薄膜晶體 管T1的柵極、低電平輸入端(VSS)及第一單元3011相連接。另外低電平保 持單元302可以使得節(jié)點(diǎn)C在大部分時(shí)間里都處于高電平，那么17就可以處 于開啟狀態(tài)，由于T2的源極連接低電平VSS，因此其漏極，即輸出信號(hào)端可 以始終保持低電平。
本實(shí)施例提供的移位寄存器，能夠通過補(bǔ)償開啟電壓?jiǎn)卧a(bǔ)償某一重要 薄膜晶體管的開啟電壓，從而使得該薄膜晶體管工作一段時(shí)間后，雖然其開
啟電壓隨著正偏置電壓而逐漸增加，但經(jīng)過補(bǔ)償后加于其上的開啟電壓仍能 使其工作，增加了該重要的薄膜晶體管的使用壽命；同時(shí)由T2的拉低作用， 還可以使得輸出信號(hào)能夠較好的保持低電平的狀態(tài)，可以防止信號(hào)的干擾。
如圖5所示，為本發(fā)明移位寄存器實(shí)施例二的結(jié)構(gòu)示意圖，除了包括如 圖4所示的薄膜晶體管Tl、 T2外，其補(bǔ)償開啟電壓?jiǎn)卧?01和低電平保持單 元302也是由薄膜晶體管及電容構(gòu)成。其中，低電平保持單元302還可以包括第五薄膜晶體管T5，其漏極和柵極連接第二時(shí)鐘信號(hào)輸入端CLK22，源 極與第二薄膜晶體管T2的柵極連接；第六薄膜晶體管T6，其漏極與第五薄 膜晶體管T5的源極連接，柵極連接輸入信號(hào)端(IN)和保持電容C2的一端， 源極連接低電平信號(hào)輸入端(VSS)和保持電容C2的另一端。補(bǔ)償開啟電壓 單元301中的第一單元可以包括第三薄膜晶體管T3，其柵極連接第二時(shí)鐘 信號(hào)輸入端CLK22,源極與第一薄膜晶體管T1的柵極連接；第四薄膜晶體管 T4,其漏極與第三薄膜晶體管T3的漏極連接，柵極分別與第三薄膜晶體管 T3的源極和第一薄膜晶體管Tl的柵極連接，源極分別與第二薄膜晶體管T2 的漏極、第一薄膜晶體管Tl的源極和輸出信號(hào)端(OUT)連接。第二單元可 以包括第七薄膜晶體管T7，其漏極和柵極連接輸入信號(hào)端(IN),源極連 接一補(bǔ)償電容Cl的一端；第八薄膜晶體管T8，其漏極和柵極連接第三時(shí)鐘 信號(hào)輸入端CLK23,源極連接補(bǔ)償電容C1的另一端；第九薄膜晶體管T9，其 漏極與第七薄膜晶體管T7的源極連接,柵極連接第三時(shí)鐘信號(hào)輸入端CLK23， 源極連接低電平信號(hào)輸入端(VSS)。
如圖6所示，為圖5所示移位寄存器的工作時(shí)序圖，其三個(gè)時(shí)鐘信號(hào)和 輸入信號(hào)如圖6中所示，將該時(shí)序圖的一部分劃分為五個(gè)階段，其具體工作 原理為
首先第一個(gè)階段是第三時(shí)鐘信號(hào)輸入端CLK23輸出高電平，此時(shí)第八非 晶硅薄膜晶體管T8打開，CLK23通過該第八非晶硅薄膜晶體管T8連接到存 儲(chǔ)電容C1的一端，即節(jié)點(diǎn)A這端。同時(shí)第九非晶硅薄膜晶體管T9也打開， 由于第九非晶硅薄膜晶體管T9的源極是接低電平信號(hào)輸入端(VSS)，導(dǎo)致 T9的漏極也為低電平。此時(shí)由于存儲(chǔ)電容C1兩端存在電壓差開始充電，最 后節(jié)點(diǎn)A為高電平。由于節(jié)點(diǎn)A為高電平，此時(shí)第四非晶硅薄膜晶體管W和 第一薄膜晶體管T1也打開。由于CLK21為低電平，Tl打開，因此，輸出信 號(hào)端(OUT)為低電平。
第二個(gè)階段是，當(dāng)?shù)谌龝r(shí)鐘信號(hào)CLK23變?yōu)榈碗娖降臅r(shí)候，第八非晶硅薄膜晶體管T8和第九非晶硅薄膜晶體管T9關(guān)斷。由于存儲(chǔ)電容C1的作用， 存儲(chǔ)電容兩端C1還繼續(xù)保持不變。此時(shí)第二個(gè)時(shí)鐘信號(hào)CLK22變成高電平， 其他的輸入端都為低電平。此時(shí)第三非晶硅薄膜晶體管T3、第四非晶硅薄膜 晶體管T4、第五非晶硅薄膜晶體管T5和第一非晶硅薄膜晶體管T1打開。由 于第五非晶硅薄膜晶體管T5打開，時(shí)鐘信號(hào)CLK22通過T5傳到節(jié)點(diǎn)C。這 樣第二非晶硅薄膜晶體管T2打開，由于第二非晶硅薄膜晶體管T2的一個(gè)源 極接的是低電平，所以輸出端OUT被拉為低電平輸出。因?yàn)榈谌蔷Ч璞∧?晶體管T3、第四非晶硅薄膜晶體管T4、第二非晶硅薄膜晶體管T2和第一非 晶硅薄膜晶體管Tl打開，它們之間形成一個(gè)回路對(duì)節(jié)點(diǎn)A進(jìn)行放電。直到節(jié) 點(diǎn)A的電壓稍微低于第四非晶硅薄膜晶體管T4和第一非晶硅薄膜晶體管Tl 的開啟電壓，之后第四非晶硅薄膜晶體管T4和第一非晶硅薄膜晶體管Tl關(guān) 斷。
第三個(gè)階段是，當(dāng)?shù)诙r(shí)鐘信號(hào)CLK22變?yōu)榈碗娖綍r(shí)，輸入信號(hào)端(IN) 輸入一個(gè)高電平信號(hào)脈沖。此時(shí)第一時(shí)鐘信號(hào)CLK21、第二時(shí)鐘信號(hào)CLK" 和第三個(gè)時(shí)鐘信號(hào)CLK23為低電平。因?yàn)镮N端輸入為高電平，所以第六非晶 硅薄膜晶體管T6和第七非晶硅薄膜晶體管T7開啟。當(dāng)?shù)诹蔷Ч璞∧ぞw 管T6開啟的時(shí)候，IN端的高電平通過第七非晶硅薄膜晶體管T7到達(dá)節(jié)點(diǎn)D。 由于存儲(chǔ)電容Cl的作用，節(jié)點(diǎn)A的電壓從稍微低于第四非晶硅薄膜晶體管 T4和第一非晶硅薄膜晶體管Tl的開啟電壓升高至開啟電壓加上IN端輸入電 壓。此時(shí)的第四非晶硅薄膜晶體管T4和第一非晶硅薄膜晶體管Tl打開，由 于CLK21為低電平，因此，輸出信號(hào)端(OUT)為低電平。同時(shí)因?yàn)榈诹蔷?硅薄膜晶體管T6打開，而且第六非晶硅薄膜晶體管T6的源極接低電平，所 以節(jié)點(diǎn)C變?yōu)榈碗娖?。此時(shí)的第二個(gè)非晶硅薄膜晶體管T2被關(guān)斷。
第四個(gè)階段是，當(dāng)輸入端IN的輸入脈沖由高電平變?yōu)榈碗娖降臅r(shí)候，第 一時(shí)鐘信號(hào)CLK21輸入變?yōu)楦唠娖剑渌妮斎攵硕紴榈碗娖?。此時(shí)第一非 晶硅薄膜晶體管Tl和第四非晶硅薄膜晶體管T4打開，第二非晶硅薄膜晶體管T2關(guān)閉。此時(shí)時(shí)鐘信號(hào)CLK21通過第一非晶硅薄膜晶體管Tl到OUT，得 到輸出電平為高電平。
第五階段是，當(dāng)時(shí)鐘信號(hào)CLK21變成低電平時(shí)，時(shí)鐘信號(hào)CLK23變成高 電平，其他的輸入為低電平。此時(shí)節(jié)點(diǎn)A處于高電平，第一非晶硅晶體管T1 還是開啟狀態(tài)，OUT輸出端通過第一非晶硅薄膜晶體管Tl使得OUT輸出變?yōu)?低電平。
在圖6中，當(dāng)?shù)谌齻€(gè)時(shí)鐘信號(hào)CLK23處于高電平的時(shí)候，由于補(bǔ)償電容 Cl的作用，使得節(jié)點(diǎn)A和節(jié)點(diǎn)D之間存在一個(gè)較高的電壓差。當(dāng)時(shí)鐘信號(hào) CLK23變?yōu)榈碗娖?，時(shí)鐘信號(hào)CLK22變?yōu)楦唠娖綍r(shí)候，非晶硅薄膜晶體管T3 和非晶硅薄膜晶體管T4形成一個(gè)回路，對(duì)節(jié)點(diǎn)A進(jìn)行放電，直到節(jié)點(diǎn)A的電 壓稍微的小于非晶硅薄膜晶體管T4的開啟電壓。在制作非晶硅薄膜晶體管的 時(shí)候，設(shè)計(jì)非晶硅薄膜晶體管T4和非晶硅薄膜晶體管Tl的開啟電壓是一樣 的，這樣當(dāng)非晶硅薄膜晶體管T1的開啟電壓隨著工作的時(shí)間增加的時(shí)候，節(jié) 點(diǎn)A的工作電壓也隨之增加。當(dāng)下一個(gè)輸入信號(hào)來的時(shí)候，節(jié)點(diǎn)D的電壓升 高，由于補(bǔ)償電容的作用，節(jié)點(diǎn)A的電壓在原來的基礎(chǔ)上加上節(jié)點(diǎn)D升高的 電壓。所以非晶硅薄膜晶體管Tl能夠開啟。不管非晶硅薄膜晶體管Tl開啟 電壓多大，由于補(bǔ)償電容C1的影響，非晶硅薄膜晶體管Tl都能夠正常工作。
同時(shí)當(dāng)時(shí)鐘信號(hào)CLK21變成低電平的時(shí)候非晶硅薄膜晶體管T8還是開啟 狀態(tài)，可以使OUT輸出電壓拉為低電平，這樣可以減輕非晶硅薄膜晶體管T9 對(duì)OUT拉為低電平的壓力。同時(shí)由于非晶硅薄膜晶體管T2基本是保持在開啟 狀態(tài)，所以當(dāng)OUT為低電平的時(shí)候，可以起一個(gè)穩(wěn)定的作用，防止信號(hào)干擾。
本發(fā)明實(shí)施例的移位寄存器，能夠通過補(bǔ)償開啟電壓?jiǎn)卧a(bǔ)償某一重要 薄膜晶體管的開啟電壓，從而使得該薄膜晶體管工作一段時(shí)間后，雖然其開
啟電壓隨著正偏置電壓而逐漸增加，但經(jīng)過補(bǔ)償后加于其上的開啟電壓仍能
使其工作，增加了該重要的薄膜晶體管的使用壽命；同時(shí)還能夠解決輸出信 號(hào)的電平要快速的由高電平變?yōu)榈碗娖綍r(shí)給拉低電平薄膜晶體管帶來的負(fù)擔(dān)重的問題，以及輸出信號(hào)為低電平時(shí)，要較好的保持低電平狀態(tài)的問題。
如圖7所示，為本發(fā)明液晶顯示柵極驅(qū)動(dòng)裝置實(shí)施例的結(jié)構(gòu)示意圖，包 括沉積在液晶顯示器陣列基板上的多個(gè)移位寄存器，所述多個(gè)移位寄存器包
括多個(gè)第一移位寄存器、多個(gè)第二移位寄存器、多個(gè)第三移位寄存器和多 個(gè)第四移位寄存器；
多個(gè)移位寄存器中，前一個(gè)移位寄存器的輸出信號(hào)端均和與其相鄰的下 一個(gè)移位寄存器的輸入信號(hào)端連接；多個(gè)移位寄存器中，第一個(gè)移位寄存器 的輸入信號(hào)端輸入的為幀起始信號(hào)(SP);
多個(gè)移位寄存器中，各個(gè)移位寄存器均連接四個(gè)時(shí)鐘信號(hào)輸入端中的三 個(gè)，四個(gè)時(shí)鐘信號(hào)為依次輸出高電平的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)、第三
時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)，如圖8所示。
作為第一移位寄存器的第4n+l個(gè)移位寄存器分別連接第一時(shí)鐘信號(hào)輸 入端、第二時(shí)鐘信號(hào)輸入端和第四時(shí)鐘信號(hào)輸入端，其中n)0;即第1個(gè)、 第5個(gè)、第9個(gè)…移位寄存器接CLK201、 CLK202、 CLK204,若該實(shí)施例中第 1個(gè)、第5個(gè)、第9個(gè)…移位寄存器的時(shí)鐘信號(hào)對(duì)應(yīng)到上述移位寄存器中， 則第1個(gè)、第5個(gè)、第9個(gè)…移位寄存器的CLK201為上述實(shí)施例中移位寄存 器的CLK23,依次CLK202為CLK22， CLK204為CLK21。
作為第二移位寄存器的第4n+2個(gè)移位寄存器分別連接第二時(shí)鐘信號(hào)輸 入端、第三時(shí)鐘信號(hào)輸入端和第一時(shí)鐘信號(hào)輸入端；即第2個(gè)、第6個(gè)、第 10個(gè)…移位寄存器接CLK202、 CLK203、 CLK201，若該實(shí)施例中第2個(gè)、第6 個(gè)、第10個(gè)…移位寄存器的時(shí)鐘信號(hào)對(duì)應(yīng)到上述移位寄存器中，則第2個(gè)、 第6個(gè)、第10個(gè)…移位寄存器的CLK202為上述實(shí)施例中移位寄存器的CLK23, 依次CLK203為CLK22, CLK201為CLK21。
作為第三移位寄存器的第4n+3個(gè)移位寄存器分別連接第三時(shí)鐘信號(hào)輸 入端、第四時(shí)鐘信號(hào)輸入端和第二時(shí)鐘信號(hào)輸入端；即第3個(gè)、第7個(gè)、第 11個(gè)…移位寄存器接CLK203、 CLK204、 CLK202，若該實(shí)施例中第3個(gè)、第7個(gè)、第11個(gè)…移位寄存器的時(shí)鐘信號(hào)對(duì)應(yīng)到上述移位寄存器中，則第3個(gè)、
第7個(gè)、第11個(gè)…移位寄存器的CLK203為上述實(shí)施例中移位寄存器的CLK23, 依次CLK204為CLK22， CLK202為CLK21。
作為第四移位寄存器的第4n+4個(gè)移位寄存器分別連接所述第四時(shí)鐘信 號(hào)輸入端、第一時(shí)鐘信號(hào)輸入端和第三時(shí)鐘信號(hào)輸入端；即第4個(gè)、第8個(gè)、 第12個(gè)…移位寄存器接CLK204、 CLK201、 CLK203，若該實(shí)施例中第4個(gè)、 第8個(gè)、第12個(gè)...移位寄存器的時(shí)鐘信號(hào)對(duì)應(yīng)到上述移位寄存器中，則第4 個(gè)、第8個(gè)、第12個(gè)…移位寄存器的CLK204為上述實(shí)施例中移位寄存器的 CLK23,依次CLK201為CLK22, CLK203為CLK2i。
每個(gè)移位寄存器的工作原理與上述實(shí)施例中所介紹的移位寄存器相同， 在此不再贅述。
最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其 限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù) 人員應(yīng)當(dāng)理解其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或 者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技
術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
權(quán)利要求
1、一種移位寄存器，其特征在于包括第一薄膜晶體管，其漏極連接第一時(shí)鐘信號(hào)輸入端，源極連接輸出信號(hào)端；第二薄膜晶體管，其漏極分別與所述第一薄膜晶體管的源極和所述輸出信號(hào)端相連接，源極連接低電平輸入端；補(bǔ)償開啟電壓?jiǎn)卧?，用于補(bǔ)償所述第一薄膜晶體管的柵極的開啟電壓，分別與第二時(shí)鐘信號(hào)輸入端、第三時(shí)鐘信號(hào)輸入端、輸入信號(hào)端、所述輸出信號(hào)端、所述第一薄膜晶體管的柵極和所述低電平輸入端相連接；低電平保持單元，用于當(dāng)所述輸出信號(hào)為低電平時(shí)，保持所述輸出信號(hào)的狀態(tài)，分別與所述輸入信號(hào)端、所述第二時(shí)鐘信號(hào)輸入端、所述第二薄膜晶體管的柵極和所述低電平輸入端相連接。
2、 根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于所述補(bǔ)償開啟電壓?jiǎn)?元包括第一單元，用于對(duì)所述第一薄膜晶體管的柵極進(jìn)行放電，分別與所述第 二時(shí)鐘信號(hào)輸入端、所述第一薄膜晶體管的柵極和所述輸出信號(hào)端相連接；第二單元，用于補(bǔ)償所述第一薄膜晶體管的柵極的開啟電壓，分別與第 三時(shí)鐘信號(hào)輸入端、輸入信號(hào)端、所述第一薄膜晶體管的柵極、所述低電平 輸入端及所述第一單元相連接。
3、 根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于所述第一單元包括 第三薄膜晶體管，其柵極連接所述第二時(shí)鐘信號(hào)輸入端，源極與所述第一薄膜晶體管的柵極連接；第四薄膜晶體管，其漏極與所述第三薄膜晶體管的漏極連接，柵極分別 與所述第三薄膜晶體管的源極和第一薄膜晶體管的柵極相連接，源極分別與 所述第二薄膜晶體管的漏極、所述第一薄膜晶體管的源極和所述輸出信號(hào)端 相連接。
4、 根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于所述第二單元包括 第七薄膜晶體管，其漏極和柵極連接所述輸入信號(hào)端，源極連接一補(bǔ)償電容的一端；第八薄膜晶體管，其漏極和柵極連接所述第三時(shí)鐘信號(hào)輸入端，源極與 所述第一薄膜晶體管的柵極和所述補(bǔ)償電容的另一端相連接；第九薄膜晶體管，其漏極與所述第七薄膜晶體管的源極連接，柵極連接 所述第三時(shí)鐘信號(hào)輸入端，源極連接所述低電平信號(hào)輸入端。
5、 根據(jù)權(quán)利要求1-4所述的任一移位寄存器，其特征在于所述低電平保 持單元包4舌第五薄膜晶體管，其漏極和柵極連接所述第二時(shí)鐘信號(hào)輸入端，源極與 所述第二薄膜晶體管的柵極連接；第六薄膜晶體管，其漏極與所述第五薄膜晶體管的源極和保持電容的一 端相連接，柵極連接所述輸入信號(hào)端，源極連接所述低電平信號(hào)輸入端和所 述保持電容的另一端。
6、 一種液晶顯示柵極驅(qū)動(dòng)裝置，其特征在于包括沉積在液晶顯示器陣 列基板上的多個(gè)移位寄存器，所述多個(gè)移位寄存器包括多個(gè)第一移位寄存 器、多個(gè)第二移位寄存器、多個(gè)第三移位寄存器和多個(gè)第四移位寄存器；所述多個(gè)移位寄存器中，前一個(gè)移位寄存器的輸出信號(hào)端均和與其相鄰的下一個(gè)移位寄存器的輸入信號(hào)端連接；所述多個(gè)移位寄存器中，第一個(gè)移 位寄存器的輸入信號(hào)端輸入的為幀起始信號(hào)；所述多個(gè)移位寄存器中，各個(gè)移位寄存器均連接四個(gè)時(shí)鐘信號(hào)輸入端中 的三個(gè)，所述四個(gè)時(shí)鐘信號(hào)為依次輸出高電平的第一時(shí)鐘信號(hào)、第二時(shí)鐘信 號(hào)、第三時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)。
7、 根據(jù)權(quán)利要求6所述的液晶顯示柵極驅(qū)動(dòng)裝置，其特征在于， 第一移位寄存器分別連接所述第一時(shí)鐘信號(hào)輸入端、第二時(shí)鐘信號(hào)輸入端和第四時(shí)鐘信號(hào)輸入端；第二移位寄存器分別連接所述第二時(shí)鐘信號(hào)輸入端、第三時(shí)鐘信號(hào)輸入 端和第一時(shí)鐘信號(hào)輸入端；第三移位寄存器分別連接所述第三時(shí)鐘信號(hào)輸入端、第四時(shí)鐘信號(hào)輸入 端和第二時(shí)鐘信號(hào)輸入端；第四移位寄存器分別連接所述第四時(shí)鐘信號(hào)輸入端、第一時(shí)鐘信號(hào)輸入 端和第三時(shí)鐘信號(hào)輸入端。
全文摘要
本發(fā)明涉及一種移位寄存器及柵極驅(qū)動(dòng)電路。該移位寄存器包括二個(gè)薄膜晶體管以及由薄膜晶體管及電容構(gòu)成的補(bǔ)償開啟電壓?jiǎn)卧偷碗娖奖３謫卧?；柵極驅(qū)動(dòng)電路由上述多個(gè)移位寄存器組成。該移位寄存器及使用該移位寄存器的柵極驅(qū)動(dòng)電路，通過補(bǔ)償開啟電壓?jiǎn)卧a(bǔ)償某一重要薄膜晶體管的開啟電壓，從而使得該薄膜晶體管工作一段時(shí)間后，雖然其開啟電壓隨著正偏置電壓而逐漸增加，但經(jīng)過補(bǔ)償后加于其上的開啟電壓仍能使其工作，使得該非晶硅薄膜晶體管的使用壽命延長(zhǎng)。同時(shí)，該移位寄存器還可以實(shí)現(xiàn)輸出信號(hào)的輸出電平快速的由高電平轉(zhuǎn)化為低電平，并且，當(dāng)輸出信號(hào)需要輸出為低電平時(shí)，能夠很好的保持輸出信號(hào)的低電平狀態(tài)。
文檔編號(hào)G09G3/36GK101562048SQ20081010411
公開日2009年10月21日 申請(qǐng)日期2008年4月15日 優(yōu)先權(quán)日2008年4月15日
發(fā)明者明 胡 申請(qǐng)人:北京京東方光電科技有限公司