專利名稱：掃描驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種掃描驅(qū)動器(Scan Driver),且特別是有關(guān)一種應(yīng)用計數(shù)器 (Counter)及譯碼器(Decoder)來實現(xiàn)的掃描驅(qū)動器。
背景技術(shù)：
在科技發(fā)展日新月異的現(xiàn)今時代中，液晶顯示器己廣泛地應(yīng)用在電子顯示產(chǎn) 品上，諸如電視、電腦屏幕、筆記本電腦、移動電話或個人數(shù)字助理等。液晶顯示 器包括數(shù)據(jù)驅(qū)動器(Data Driver)、掃描驅(qū)動器(Scan Driver)及液晶顯示面板。液 晶顯示面板中具有像素陣列，而掃描驅(qū)動器用以依序開啟像素陣列中的多個像素 列，以將數(shù)據(jù)驅(qū)動器輸出的像素數(shù)據(jù)掃描至像素，進(jìn)而顯示出欲顯示的影像。
以計數(shù)器(Counter)搭配譯碼器(Decoder)來實現(xiàn)掃描驅(qū)動器的技術(shù)是已存 在。傳統(tǒng)上，多以靜態(tài)譯碼器(StaticDecoder)來實現(xiàn)掃描驅(qū)動器。然而，由于靜 態(tài)譯碼器具有電路面積較大及成本較高的問題，因此如何設(shè)計出面積較小及成本較
低的移位緩存器乃業(yè)界所致力的方向之一。

發(fā)明內(nèi)容
本發(fā)明提供一種掃描驅(qū)動器(Scan Driver),相較于傳統(tǒng)掃描驅(qū)動器，本發(fā)明 提出的掃描驅(qū)動器具有電路面積較小且成本較低的優(yōu)點。
根據(jù)本發(fā)明提出一種掃描驅(qū)動器，包括電壓設(shè)定電路、計數(shù)器(Counter)電路、 動態(tài)譯碼器(Dynamic Decoder) 、 N個電平轉(zhuǎn)換(Level Shift)電路及N個輸出級電 路。電壓設(shè)定電路用以在電壓設(shè)定期間中設(shè)定N個節(jié)點上的N個第一電壓信號為第 一電平。計數(shù)器電路產(chǎn)生計數(shù)數(shù)據(jù)，計數(shù)數(shù)據(jù)包括K個位數(shù)據(jù)，計數(shù)數(shù)據(jù)的數(shù)值每 隔一個固定周期遞增l或改變其計數(shù)值，K為自然數(shù)。第一邏輯電路接收K個位數(shù) 據(jù)，并對應(yīng)地產(chǎn)生M個第一控制信號，M為大于K的自然數(shù)。動態(tài)譯碼器包括多個 第一晶體管，其排列形成N列晶體管電路，N列晶體管電路分別耦接至N個節(jié)點。 第一晶體管還排列形成M行晶體管電路，在一求值期間中，M行晶體管電路分別受
6控于M個第一控制信號，來決定N個第一電壓信號的電平，N為自然數(shù)。N個電平 轉(zhuǎn)換電路分別提升N個第一電壓信號的電平以產(chǎn)生N個第二電壓信號。N個輸出級 電路分別接收N個第二電壓信號，并分別輸出N個柵極信號。
根據(jù)本發(fā)明提出一種掃描驅(qū)動器，包括電壓設(shè)定電路、計數(shù)器電路、動態(tài)譯 碼器及N個輸出級電路。電壓設(shè)定電路用以在電壓設(shè)定期間中設(shè)定N個節(jié)點上的N 個第一電壓信號為第一電平。計數(shù)器電路響應(yīng)于產(chǎn)生計數(shù)數(shù)據(jù)，計數(shù)數(shù)據(jù)包括K 個位數(shù)據(jù)，計數(shù)數(shù)據(jù)的數(shù)值每隔一個固定周期遞增1或改變其計數(shù)值，K為自然數(shù)。 第一邏輯電路接收K個位數(shù)據(jù)，并對應(yīng)地產(chǎn)生M個第一控制信號。第一邏輯電路還 提升M個第一控制信號的電平以產(chǎn)生M個第二控制信號。動態(tài)譯碼器包括多個第一 晶體管，第一晶體管排列形成N列晶體管電路，N列晶體管電路分別耦接至N個節(jié) 點。第一晶體管還排列形成M行晶體管電路，在一求值期間中，M行晶體管電路分 別受控于M個第二控制信號來決定N個第一電壓信號的電平，N為自然數(shù)。N個輸 出級電路分別接收N個第一 電壓信號，并分別輸出N個柵極信號。


為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下面將配合附圖對本發(fā)明的較佳實施
例進(jìn)行詳細(xì)說明，其中
圖1是依照本發(fā)明第一實施例的掃描驅(qū)動器的方塊圖。 圖2是圖1的掃描驅(qū)動器的操作定時圖。
圖3是圖1中動態(tài)譯碼器15的第0列晶體管的電路圖。
圖4是圖1中保持電路24—y的電路圖。
圖5是電壓設(shè)定單元22_u中的功能電路的電路圖。
圖6是圖1中與非門平面電路16的第0列及第1列晶體管的電路圖。
圖7是依照本發(fā)明第二實施例的掃描驅(qū)動器的方塊圖。
圖8是依照本發(fā)明第三實施例的掃描驅(qū)動器的方塊圖。
圖9是圖8中或非平面電路56的第0列晶體管的電路圖。
圖IO是依照本發(fā)明第四實施例的掃描驅(qū)動器的方塊圖。
圖11是是圖1中保持電路24—y的另一電路圖。
圖12是依照本發(fā)明第二實施例的輸出級電路20一y的電路圖。
圖13是依照本發(fā)明第二實施例的輸出級電路20—y的另一電路圖。
圖14是依照本發(fā)明第一實施例的控制信號CTL及CTL2的相關(guān)信號定時圖。
具體實施例方式
本發(fā)明實施例提出的以動態(tài)譯碼器(Dynami c Decoder)搭配計數(shù)器電路 (Counter)來實現(xiàn)的掃描驅(qū)動器(Scan Driver)。 第一實施例
本實施例提出以應(yīng)用低電壓工藝的與非門平面電路(NAND Plane Circuit)的 動態(tài)譯碼器實現(xiàn)的掃描驅(qū)動器。請參照圖1，其是依照本發(fā)明第一實施例的掃描驅(qū) 動器的方塊圖。掃描驅(qū)動器10包括計數(shù)器電路12、邏輯電路14、動態(tài)譯碼器15、 電平轉(zhuǎn)換電路18_0 18_N-1、輸出級電路20—0 20—N-1及保持(Holding)電路 24—0 24—N-1， N為自然數(shù)。動態(tài)譯碼器15包括NAND平面電路16及電壓設(shè)定電 路22。
請參照圖2,其是圖1的掃描驅(qū)動器的操作定時圖。掃描驅(qū)動器10的操作定 時主要分為電壓設(shè)定期間T—P及求值期間T—E。在電壓設(shè)定期間T—P中，電壓設(shè)定 電路22用以對節(jié)點nd—0 nd—N-l進(jìn)行電壓電平設(shè)定，使節(jié)點ndj) nd—N-l上的 電壓信號Vo—l Vo—N-l等于第一電平。在求值期間T_E中，計數(shù)器12產(chǎn)生包括K 個位數(shù)據(jù)BD—0 BD一K-1的計數(shù)數(shù)據(jù)。邏輯電路14根據(jù)位數(shù)據(jù)BDJ) BD—K-l產(chǎn)生 M個控制信號SC—0 SC—M-l。 M個控制信號SC—0 SC—M-1用以在求值期間T—E中， 控制NAND平面電路16的N列晶體管等效地形成N個電平控制電路，以分別控制電 壓Vo—0 Vo—N-l的電平。其中，M、 N與K均為自然數(shù)。舉例來說，M等于2K， N 等于2的K次方。接下來，以K、 M及N分別等于8、 16及256的例子來對掃描驅(qū) 動器10的操作作進(jìn)一步說明。
電壓設(shè)定電路22中包括N^256)個電壓設(shè)定單元22—0、 22—1、 22—2、…及 22—N-1 (=255)，其分別用以在電壓設(shè)定期間T—P中設(shè)定電壓信號VoJ) Vo—N-1^255)的電平至第一電平。第一電平例如等于掃描驅(qū)動器10的最高電壓的 電平VDD。各電壓設(shè)定單元22—0 22—255具有相近的電路結(jié)構(gòu)與操作，接下來， 以第i個電壓設(shè)定單元22一i為例對其它電壓設(shè)定單元的操作做說明。其中，i為 大于或等于0，小于N^256)的整數(shù)。
電壓設(shè)定單元22—i包括晶體管Tl及T2。晶體管Tl的第一輸入端接收電平 VDD，第二輸入端耦接至節(jié)點nd一i，控制端接收控制信號CTL。于電壓設(shè)定期間T一P 中，晶體管T1被控制信號CTL致能，以使電壓信號Vo—i的電平等于電平VDD。舉 例來說，控制信號CTL在電壓設(shè)定期間T—P中處于低電平，晶體管T1為P型金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor, M0S)晶體管，以在電壓設(shè)定期間T—P 被低電平的控制信號CTL致能。
晶體管T2的第一輸入端耦接至節(jié)點nd—i，第二輸入端耦接至NAND平面電路 16的第i列晶體管的輸出端，控制端接收控制信號CTL。于電壓設(shè)定期間T一P中， 晶體管T2被控制信號CTL非致能，此時晶體管Tl可提供電平VDD做為電壓信號 Vo—i。于求值期間T—E中，晶體管T2被控制信號CTL致能，此時第i列晶體管的 輸出端耦接至節(jié)點nd—i，此時第i列晶體管可對應(yīng)地控制電壓Vo—i的電平。晶體 管T2為N型M0S晶體管，以在求值期間T—E被高電平的控制信號CTL致能。
如圖3中所示，若上述的nd—i為晶體管SC一15的汲極端，上述的T2晶體管 可為該第i串NAND電路中的任一個N型MOS晶體管，即圖3中的控制信號SC一1、 SC一3、…及SC—15所對應(yīng)控制的晶體管中的任一個均可作為上述的T2晶體管。
圖1中的電壓設(shè)定電路22中其它的電壓設(shè)定單元與電壓設(shè)定單元22—i具有 相同的結(jié)構(gòu)，以在電壓設(shè)定期間T一P中控制對應(yīng)的電壓信號的電平等于電平VDD， 并在求值期間T—E中分別使NAND平面電路16中的256列晶體管的輸出端分別短路 連接至節(jié)點nd—l nd—255。
計數(shù)器電路12用以產(chǎn)生在求值期間T—E中產(chǎn)生所需的計數(shù)數(shù)據(jù)。舉遞增型計 數(shù)器的例子來說，計數(shù)器電路12產(chǎn)生起始數(shù)值等于0的計數(shù)數(shù)據(jù)，并每隔一個固 定周期使計數(shù)數(shù)據(jù)遞增1或改變其計數(shù)值。當(dāng)計數(shù)數(shù)據(jù)的數(shù)值到達(dá)輸出個數(shù)N個之 后，計數(shù)器電路12在下次開始計數(shù)前，將計數(shù)數(shù)據(jù)的數(shù)值重置為0，并重新進(jìn)行 計數(shù)操作。如此，計數(shù)器電路12可依序地在N個連續(xù)的求值期間T—E中或之前， 輸出數(shù)值等于0 255的計數(shù)數(shù)據(jù)。
計數(shù)數(shù)據(jù)包括K(i)個位數(shù)據(jù)BD—1~BD—K-1(=7)，其例如分別為計數(shù)數(shù)據(jù)的 最低位位數(shù)據(jù)(Least Significant Bit， LSB)、次低位位數(shù)據(jù)、…及最高位位數(shù)據(jù) (Most Significant Bit, MSB)。在本實施例中，計數(shù)器電路12輸出計數(shù)數(shù)據(jù)例如 為格雷碼(Gray Code)格式。
邏輯電路14用以響應(yīng)于位數(shù)據(jù)BD—0 BD—7產(chǎn)生M(46)個控制信號SC—0 SC—M-1(=15)，并根據(jù)控制信號SC—0 SC—15分別控制NAND平面電路16中的16 行晶體管的操作(每一行依譯碼條件決定有沒有晶體管)。邏輯電路14中包括K(D 個邏輯單元14—0 14—K-1 (=7)，邏輯單元14—0 14—7例如為膠合邏輯(Glue Logic) 電路。各邏輯單元14—0 14一7具有相近的操作，接下來僅以第j個邏輯電路14—j 的操作為例作說明，j為大于或等于0，小于1((=8)的整數(shù)。邏輯電路14—j接收位數(shù)據(jù)BD—j，并以位數(shù)據(jù)BD—j及位數(shù)據(jù)BD—j的反相數(shù)據(jù) 分別做為控制信號SC—2j及SC—2j+l輸出。舉例來說，j等于0，邏輯電路14」 是接收位數(shù)據(jù)BD—0，并分別以位數(shù)據(jù)BD—0及位數(shù)據(jù)BD—0的反相數(shù)據(jù)做為控制信 號SC一0及SC—1。邏輯電路14_0還分別輸出控制信號SC一0及SC—1至M行晶體管 中的第l行及第二行晶體管，以分別控制其的操作。
其它邏輯電路14一1 14—7執(zhí)行與邏輯電路14—0相近的操作，以分別提供位 數(shù)據(jù)BD—1 BD—7做為控制信號SC—2、 SC—4、 SC—6、 SC—8、 SC—10、 SC—12及SC—14， 并分別提供位數(shù)據(jù)BD一2 BD—7的反相信號做為控制信號SC一3、 SC—5、 SC—7、 SC—9、 SC—11、 SC—13及SC—15。
NAND平面電路16可采用多種不同的電路結(jié)構(gòu)來實現(xiàn)，在本實施例中以其中的 所有晶體管均為N型金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor,MOS)晶體管， 且N列晶體管為NAND型電路的情形為例作說明。各N(:256)列晶體管包括K個串 聯(lián)的晶體管，且此K個晶體管的串聯(lián)電路的一端形成各N列晶體管的輸出端，另一 端接收第二電平。此第二電平例如為接地電平。由于各列晶體管的操作為相近，接 下來，僅以N列晶體管中的第x列晶體管的操作為例作說明，x為大于或等于O， 小于256的整數(shù)。
第x列晶體管包括8個晶體管、 一個電壓設(shè)定用的晶體管和一個求值開關(guān)的 晶體管，其分別在求值期間T—E中受控于控制信號SC—0 SC—255中的8個控制信 號而導(dǎo)通或截止。第x列晶體管用以在計數(shù)數(shù)據(jù)的數(shù)值等于x時形成接地路徑，以 拉低節(jié)點nd—x的電平至接地電平。在計數(shù)數(shù)據(jù)的數(shù)值不等于x時，節(jié)點nd—x的電 平因T—P電壓設(shè)定期間使的設(shè)定于電平VDD，第x列晶體管因為形成斷路路徑，因 此節(jié)點nd一x的電平持續(xù)地處于電平VDD。
舉例來說，x等于0，第0列晶體管用以在計數(shù)數(shù)據(jù)的數(shù)值等于
2 時形成短路路徑。第0列晶體管中的串聯(lián)晶體管包括柵極接收位數(shù)據(jù)BD—0 BD—7 的反相數(shù)據(jù)的晶體管，即是第0列晶體管為柵極接收控制信號SCj、 SC一3、 SC—5、 SC—7、 SC—9、 SC—11、 SC—13及SC—15的8個晶體管的串聯(lián)電路，如圖3所示。如 此，第0列晶體管可在計數(shù)數(shù)據(jù)的數(shù)值等于0及CTL使晶體管TC導(dǎo)通時拉低節(jié)點 nd—O的電平至接地電平。
在上述操作敘述中雖僅以x等于0的情形為例作說明，然而，當(dāng)x等于1 255 中的其它數(shù)值時，對應(yīng)的第1 第255列晶體管亦可執(zhí)行與第0列晶體管相近的操 作，以對應(yīng)地拉低節(jié)點ncLl nd一255的電平至接地電平。由上述操作敘述可知，在一個求值期間T一E中，是僅有一個電壓信號處于接地電平。另外，當(dāng)計數(shù)數(shù)據(jù)的 數(shù)值每隔固定周期遞增1，電壓信號Vo一0 Vo—255是依序地在255個連續(xù)地求值 期間T—E中處于接地電平。
電平轉(zhuǎn)換電路18—0 18—N-1 (=255)分別用以對節(jié)點nd—0 nd—255上電壓信 號Vo—0 Vo—255的電平進(jìn)行轉(zhuǎn)換，以提升電壓信號Vo_0 Vo—255的電平，并對應(yīng) 得到電壓信號Vo， —0 Vo， —255。輸出級電路20—0 20—N-1 (=255)分別根據(jù)電平 提升周電壓信號Vo' 一0 Vo， 一255輸出掃描信號G0 G255。其中掃描信號G0 G255例如為高電平致能信號，輸出級電路20—0 20—255例如具有反相輸出的特性， 其分別以電壓信號Vo' —0 Vo' —255的反相信號做為掃描信號G0 G255輸出。其 中，電平轉(zhuǎn)換電路18一0 18—255及輸出端電路20—0 20—255例如為高電壓工藝的 電路。
本實施例的掃描驅(qū)動器10是以具有NAND平面電路16及電壓設(shè)定電路22的 動態(tài)譯碼器15來搭配計數(shù)器12產(chǎn)生掃描信號G0 G255。相較于傳統(tǒng)掃描驅(qū)動器， 本實施例的掃描驅(qū)動器IO具有譯碼器所需的晶體管數(shù)目較少、電路面積較小且成 本較低的優(yōu)點。
另夕卜，本實施例的NAND平面電路16及電壓設(shè)定電路22為多條N型MOS晶體 管的串聯(lián)電路。如此，在電路布局(Layout)規(guī)劃時，可通過使彼此串聯(lián)的兩相鄰晶 體管共享源極(Source)與漏極(Drain)的方式來規(guī)劃。如此，可使本實施例的掃描 驅(qū)動器10與動態(tài)譯碼器15的電路尺寸可進(jìn)一步地縮小。
另外，由于本實施例的計數(shù)數(shù)據(jù)為格雷碼格式，當(dāng)計數(shù)數(shù)據(jù)遞增時， 一次僅 變動一個位數(shù)據(jù)的數(shù)值。如此，表示邏輯電路14在任何一次計數(shù)數(shù)據(jù)的數(shù)值遞增 時僅需對應(yīng)地調(diào)整兩個控制信號的電平。舉例而言，當(dāng)計數(shù)數(shù)據(jù)由數(shù)值2變動到數(shù) 值3時，是僅將位數(shù)據(jù)BD—0由數(shù)值1改變?yōu)閿?shù)值0。邏輯單元14僅需對應(yīng)地調(diào)整 控制信號SCJ)(—立數(shù)據(jù)BD—0)由數(shù)值1變成數(shù)值0，及調(diào)整控制信號SC—1 (=位數(shù)據(jù) BD一0的反相信號)由數(shù)值0變成數(shù)值1。如此，可降低邏輯電路14對NAND平面電 路16進(jìn)行控制時需耗損的電功率。
在本實施例中，控制信號CTL例如為掃描驅(qū)動器10的柵極輸出致能(Gate Output Enable, GOE)信號，其是于電壓設(shè)定期間T_P為低電平，以使掃描驅(qū)動器 10停止輸出掃描信號G0 G255。 GOE信號還于求值期間T一E處于高電平，以致能 掃描驅(qū)動器10輸出掃描信號G0 G255。
本實施例的掃描驅(qū)動器10于保持電路24—0 24—N-1 (=255)中還設(shè)計一反饋
11路徑，來維持電壓信號Vo， J) Vo， —255的電平，以避免電壓信號Vo， —0 Vo' —255的電平受到動態(tài)損失(Dynamic Leakage)的影響而產(chǎn)生錯誤(例如在電壓 設(shè)定期間T—P中，高電平的電壓信號Vo' —l被電路中的寄生接地路徑拉低至接近 接地電平)。由于各保持電路24—0 24—255均具有相同的設(shè)計，因此，接下來僅以 其中輸出端電路24—y為例作說明，y為大于或等于O,小于256的整數(shù)。
請參照圖4，其是圖1中保持電路24—y的電路圖。保持電路24—y包括反相器 串聯(lián)電路25及晶體管T3。反相器串聯(lián)電路25例如由t (t二s+j)級反相器串聯(lián)而成， 其輸入端接收對應(yīng)的第y串NAND電路提供的電壓信號Vo一y，其輸出端用以提供電 平轉(zhuǎn)換電路的輸入信號。此例中的反饋路徑VC耦接到晶體管T3的柵極端，其中 VC是第s級的反相器輸出，s必須為奇數(shù)，控制信號VC為電壓信號Vo' 一y的反相 信號。t為奇數(shù)與否由輸出級相位決定。
在電壓設(shè)定期間T_P中，晶體管T3持續(xù)地被低電平的控制信號VC導(dǎo)通使電 壓信號Vo一y可持續(xù)地保持在高電平。而其它保持電路24—0 24—N-l亦與保持電路 24—y具有相近的結(jié)構(gòu)與操作，以在電壓設(shè)定期間T—P中使對應(yīng)的電壓信號的電平 保持在高電平。
同上，如將圖4改為圖11，為更佳實施例；多了一個控制上拉(Pull-up)的開 關(guān)T5，由控制信號CTL2決定開合，其CTL2與CTL之間的定時圖如圖14所示，CTL2 與CTL為不重迭的信號，其中不重迭的重點在
△ t2 > 0。
如此可以避免當(dāng)Vo_y由高電位轉(zhuǎn)為低電位瞬間的DC電流耗損。 本實施例的邏輯單元如圖1中14_0 14—K，還用以接收控制信號XON(掃描驅(qū) 動器的應(yīng)用功能之一)，并響應(yīng)于控制信號XON于全部致能期間T一ON控制NAND平 面電路16中所有的晶體管均為導(dǎo)通，以拉低電壓信號Vo—0 Vo—N-l(455)的電平 至接地電平。其中，控制信號X0N的信號波形如圖2所示。如此，可得到同時處于 高電平的掃描信號G0 GN-1(=255)，即是得到全部為致能的掃描信號G0 G255。 如此，本實施例的掃描驅(qū)動器10可具有掃描信號G0 G255全部致能(All on)的功 能。
在本實施例中雖僅以如圖1中掃描驅(qū)動器10通過邏輯單元14J) 14一K導(dǎo)通 NAND平面電路16和電壓設(shè)定電路22中所有晶體管，以達(dá)到輸出同時處于高電平 的掃描信號G0 G255的電路設(shè)計為例作說明，然而本實施例的掃描驅(qū)動器10并不 局限于采用前述電路設(shè)計，而還可通過其它形式的電路設(shè)計來達(dá)到相同的操作。舉例來說，亦可在各個電壓設(shè)定單元22—0 22—255中設(shè)計功能電路，以響應(yīng) 于控制信號X0N來分別將對應(yīng)的電壓信號Vo—0 Vo—255拉低為接地電平，如此， 可產(chǎn)生全部為致能的掃描信號G0 G255。由于各電壓設(shè)定單元22—0 22一255中的 功能電路均具有相同的結(jié)構(gòu)與操作，接下來以于電壓設(shè)定單元22—u中的功能電路 為例作說明，u為大于或等于0，小于256的整數(shù)。
請參照圖5，其是電壓設(shè)定單元22—u中的功能電路的電路圖。功能電路28 包括晶體管T4，第一輸入端耦接至節(jié)點nd_u，第二輸入端接收接地電平，控制端 接收控制信號X0N。晶體管T4例如為N型M0S晶體管，以響應(yīng)于高電平的控制信 號X0N導(dǎo)通，以拉低電壓信號Vo—u的電平至接地電平。如此，通過晶體管T4亦可 有效地使電壓信號Vo一u等于接地電平，并使掃描信號Gu為致能。而其它電壓設(shè)定 單元中的功能電路亦可執(zhí)行與功能電路28相同的操作，以拉所有的電壓信號 Vo—0 Vo—255至接地電平，并致能所有的掃描信號G0 G255。
在本實施例中雖僅以計數(shù)數(shù)據(jù)為格雷碼格式的情形為例作說明，然而計數(shù)數(shù) 據(jù)并不局限于為格雷碼格式，而亦可為其它任何格式的二進(jìn)制數(shù)據(jù)格式。
在本實施例中雖僅以如圖1中NAND平面電路16和電壓設(shè)定電路22中的晶體 管排列形成N列晶體管，且各N列晶體管具有NAND型電路結(jié)構(gòu)的情形為例作說明， 然而NAND平面電路16和電壓設(shè)定電路22中的晶體管并不局限于排列成N列，而 更可通過各種電路設(shè)計技巧來更進(jìn)一步簡化NAND平面電路16和電壓設(shè)定電路22 的電路結(jié)構(gòu)。
在一個例子中，由于NAND平面電路16和電壓設(shè)定電路22中相鄰的兩列晶體 管具有相近的電路結(jié)構(gòu)，因此，可通過共享NAND平面電路16和電壓設(shè)定電路22 中兩列晶體管中部分的晶體管電路來進(jìn)一步簡化NAND平面電路16和電壓設(shè)定電路 22的電路結(jié)構(gòu)。舉例來說，NAND平面電路16中的第0列及第1列晶體管的電路結(jié) 構(gòu)差異僅在于其中的接收接地電平的晶體管分別為受控于控制信號SC—1及SC—0
的晶體管Ta及Tb，如圖6所示。由于第0列及第1列晶體管中其余的晶體管電路 具有相等的結(jié)構(gòu)，使用者可通過耦接節(jié)點nda及ndb，并省略晶體管TdO Td6的 電路。如此，本實施例的第0列及第1列晶體管可通過數(shù)量較少的晶體管達(dá)到相同 的操作。
前述電路簡化技巧亦可推及至NAND平面電路16中其它列晶體管中，以簡化 各列晶體管的電路結(jié)構(gòu)。在其它例子中，相似的電路簡化技巧亦可推及至使兩列以 上的晶體管共享晶體管電路。在本實施例中，雖僅以G0E信號(掃描驅(qū)動器的應(yīng)用功能之一)做為控制信號 CTL的情形為例作說明，然而控制信號CTL并不局限于為GOE信號，而還可為通過 其它邏輯電路產(chǎn)生的信號，例如本實施例中的CTL最好在控制信號X0N于全部致能 期間，同時保持高電位，可預(yù)防如圖5中的Tl和T4同時導(dǎo)通而造成不必要的大電 流。在本實施例中雖僅以NAND平面電路16中包含的晶體管均為N型M0S晶體管的 情形為例作說明，然而NAND平面電路16亦可由P型MOS晶體管來實現(xiàn)。
本實施例的掃描驅(qū)動器是以具有NAND平面電路的動態(tài)譯碼器及搭配計數(shù)器實 現(xiàn)。相較于傳統(tǒng)掃描驅(qū)動器，本實施例的掃描驅(qū)動器具有譯碼器所需的晶體管數(shù)目 較少、電路面積較小且成本較低的優(yōu)點。
另外，本實施例的動態(tài)譯碼器為多條N型MOS晶體管的串聯(lián)電路。如此，在 布局設(shè)計時，可通過使彼此串聯(lián)的兩相鄰晶體管共享源極與漏極的方式來設(shè)計。如 此，可使本實施例的掃描驅(qū)動器可進(jìn)一步地縮小。
另外，由于本實施例的計數(shù)數(shù)據(jù)為格雷碼格式，當(dāng)計數(shù)數(shù)據(jù)遞增時， 一次僅 變動一個位數(shù)據(jù)的數(shù)值。如此，可降低邏輯電路對動態(tài)譯碼器進(jìn)行控制時需耗損的 電功率，使本實施例的掃描驅(qū)動器具有較為省電的優(yōu)點。
第二實施例
本實施例提出以應(yīng)用高電壓工藝的NAND平面電路的動態(tài)譯碼器實現(xiàn)的掃描驅(qū) 動器。請參照圖7,其是依照本發(fā)明第二實施例的掃描驅(qū)動器的方塊圖。本實施例 的掃描驅(qū)動器30與第一實施例中的掃描驅(qū)動器10不同之處，在于本實施例的掃描 驅(qū)動器30是將電平轉(zhuǎn)換電路整合于邏輯電路34中。如此，本實施例的邏輯電路 34、動態(tài)譯碼器35(其包括NAND平面電路36及電壓設(shè)定電路42)及輸出級電路 40一0 40—255均為高電壓工藝的電路。
在本實施例的掃描驅(qū)動器30中，電平轉(zhuǎn)換電路是設(shè)置于動態(tài)譯碼器35的輸 入側(cè)。如此，本實施例的掃描驅(qū)動器30僅需設(shè)置K&8)個電平轉(zhuǎn)換電路來轉(zhuǎn)換位 數(shù)據(jù)BDJ) BD—7的電平。如此，相較于第一實施例的掃描驅(qū)動器IO，掃描驅(qū)動器 30所需使用的電平轉(zhuǎn)換電路的數(shù)目可大幅地自數(shù)值N(=256)下降為K (=8)。這樣一 來，相較于第一實施例的掃描驅(qū)動器IO，本實施例的掃描驅(qū)動器30還可進(jìn)一步地 縮小電路面積。而相較于傳統(tǒng)掃描驅(qū)動器，本實施例的掃描驅(qū)動器30亦具有譯碼 器所需的晶體管數(shù)目較少、電路面積較小、成本較低及譯碼器的控制操作較為省電 的優(yōu)點。
因為動態(tài)譯碼器35的輸出少了電平轉(zhuǎn)換電路，所以圖1中保持電路可與輸出級電路結(jié)合，故輸出級電路如圖12所示。輸出級電路的正反相位可依需求而改變。
本實施例采用反相的輸出級電路(S4， J=0)，以節(jié)省元件個數(shù)。
同上，如多了一個控制上拉(Pu11-up)的開關(guān)T5，由控制信號CTL2決定開合，
如圖13所示。同前第一實施例所述，如此可以避免當(dāng)Vo—y由高電位轉(zhuǎn)為低電位瞬
間的DC電流耗損。 第三實施例
本實施例提出以應(yīng)用低電壓工藝的或非門平面電路(NOR Plane Circuit)的動 態(tài)譯碼器實現(xiàn)的掃描驅(qū)動器。請參照圖8，其是依照本發(fā)明第三實施例的掃描驅(qū)動 器的方塊圖。本實施例的掃描驅(qū)動器50與第一實施例的掃描驅(qū)動器10不同之處在 于其動態(tài)譯碼器55具有N0R平面電路56，其中具有N(二256)列以N0R行電路結(jié)構(gòu) 排列的晶體管。各列晶體管均包括K^8)個并聯(lián)的晶體管，且此8個晶體管的第一 輸入端耦接至各列晶體管的輸出端，第二輸入端接收接地電平。由于NOR平面電路 56中的各列晶體管具有相同的操作，接下來以N0R平面電路56中的第z列晶體管 的操作為例作說明，z為大于或等于0，小于256的整數(shù)。
第z列晶體管包括8個晶體管，其分別在求值期間T—E中受控于控制信號 SC一0 SC—255中的8個控制信號而導(dǎo)通或截止。第Z列晶體管分別用以在計數(shù)數(shù) 據(jù)的數(shù)值等于z時，等效地形成斷路路徑，使得對應(yīng)的節(jié)點nd—z上的電壓信號Vo—z 可維持在電平VDD。而當(dāng)計數(shù)數(shù)據(jù)的數(shù)值不等于z時，第z列晶體管是等效地形成 接地電路以拉低節(jié)點nd—z上電壓信號Vo_z的電平至接地電平。
舉例來說，z等于0，第0列晶體管用以在計數(shù)數(shù)據(jù)的數(shù)值等于
2 時形成斷路路徑。第0列晶體管中的串聯(lián)晶體管包括柵極接收位數(shù)據(jù)BD' _1 BD' —7的晶體管，即是第0列晶體管為柵極接收控制信號SC' —0、SC' —2、SC' —4、 SC， —6、 SC' —8、 SC' —10、 SC' —12及SC， —14的8個晶體管的并聯(lián)電路，如圖9 所示。如此，第0列晶體管可在計數(shù)數(shù)據(jù)的數(shù)值等于0時形成斷路路徑，使節(jié)點 nd' J)上的電壓信號Vo—0的電平維持在電平VDD。而在計數(shù)數(shù)據(jù)的數(shù)值不等于0 時，第O列晶體管中至少一個晶體管為導(dǎo)通，使得第O列晶體管形成接地路徑，以 拉低節(jié)點nd' 一0上的電壓信號Vo—0的電平至接地電平。
在上述操作敘述中雖僅以z等于0的情形為例作說明，然而，當(dāng)z等于1 255 中的其它數(shù)值時，對應(yīng)的第1 第255列晶體管亦可執(zhí)行與第0列晶體管相近的操 作，以對應(yīng)地維持節(jié)點nd， _l nd' —255的電平為電平VDD。由上述操作敘述可 知，在一個求值期間T一E中，僅有一個電壓信號維持在電平VDD。本實施例的輸出級電路60—0 60—255例如不具有反相輸出特性，而直接以電壓信號Vo' —0 Vo' —255做為高電平致能的掃描信號輸出。
在本實施例中雖僅以動態(tài)譯碼器55中的電壓設(shè)定電路62與第一實施例中的 電壓設(shè)定電路22具有相同的結(jié)構(gòu)的情形為例作說明，然而本實施例的電壓設(shè)定電 路62亦可省去其中的晶體管T2，僅保留晶體管T1，而將在第一例中的控制信號 CTL，加入邏輯單元電路54—同運算，則可以低壓元件完成。其中保持電路同第一 實施例中所述。
綜上所述，相較于傳統(tǒng)掃描驅(qū)動器，本實施例的掃描驅(qū)動器30亦具有譯碼器 所需的晶體管數(shù)目較少、電路面積較小、成本較低的優(yōu)點。 第四實施例
本實施例提出以應(yīng)用高電壓工藝的NOR平面電路的動態(tài)譯碼器實現(xiàn)的掃描驅(qū) 動器。請參照圖10，其是依照本發(fā)明第四實施例的掃描驅(qū)動器的方塊圖。本實施 例的掃描驅(qū)動器70與第三實施例中的掃描驅(qū)動器50不同之處在于本實施例的掃描 驅(qū)動器70是將電平轉(zhuǎn)換電路整合于邏輯電路74中。如此，本實施例的邏輯電路 74、動態(tài)譯碼器75(其包括NOR平面電路76及電壓設(shè)定電路82)及輸出級電路 80—0 80—255均為高電壓工藝的電路。如此，相較于第三實施例的掃描驅(qū)動器50， 本實施例的掃描驅(qū)動器70還可進(jìn)一步地縮小電路面積。而相較于傳統(tǒng)掃描驅(qū)動器， 本實施例的掃描驅(qū)動器70亦具有譯碼器所需的晶體管數(shù)目較少、電路面積較小、 成本較低優(yōu)點。其中保持電路同第二實施例中所述。
綜上所述，雖然本發(fā)明己以一較佳實施例揭露如上，然而其并非用以限定本 發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)， 當(dāng)可作各種等同的改變或替換。因此，本發(fā)明的保護(hù)范圍當(dāng)視后附的本申請權(quán)利要 求所界定的為準(zhǔn)。
1權(quán)利要求
1.一種掃描驅(qū)動器，包括一計數(shù)器電路，用以產(chǎn)生一計數(shù)數(shù)據(jù)，該計數(shù)數(shù)據(jù)包括K個位數(shù)據(jù)，該計數(shù)數(shù)據(jù)的數(shù)值每隔一個固定周期遞增1或改變其計數(shù)值，K為自然數(shù)；一第一邏輯電路，接收該K個位數(shù)據(jù)，并對應(yīng)地產(chǎn)生M個第一控制信號，M為大于K的自然數(shù)；一動態(tài)譯碼器，包括一電壓設(shè)定電路，用以在電壓設(shè)定期間中設(shè)定N個節(jié)點上的N個第一電壓信號為一第一電平，N為自然數(shù)；及多個第一晶體管，其列形成N列晶體管電路，該N列晶體管電路分別耦接至該N個節(jié)點，這些第一晶體管還排列形成M行晶體管電路，在一求值期間中，該M行晶體管電路分別受控于該M個第一控制信號，來決定該N個第一電壓信號的電平；N個電平轉(zhuǎn)換電路，分別提升該N個第一電壓信號的電平以產(chǎn)生N個第二電壓信號；以及N個輸出級電路，分別接收該N個第二電壓信號，并分別輸出N個柵極信號。
2. 根據(jù)權(quán)利要求l所述的掃描驅(qū)動器，其特征在于動態(tài)譯碼器的N個輸出端 分別耦接至N個保持電路的輸入端，該N個保持電路的輸出端分別耦接至該N個電 平轉(zhuǎn)換電路的輸入端。
3. 根據(jù)權(quán)利要求l所述的掃描驅(qū)動器，其特征在于該N列晶體管電路中的晶 體管彼此串聯(lián)連接，該N列晶體管電路的一端分別耦接至該N個節(jié)點，另一端接收 一第二電平。
4. 根據(jù)權(quán)利要求1所述的掃描驅(qū)動器，其特征在于各該N列晶體管電路中的 晶體管的第一輸入端耦接至對應(yīng)的節(jié)點，第二輸入端接收一第二電平。
5. 根據(jù)權(quán)利要求1所述的掃描驅(qū)動器，其特征在于該電壓設(shè)定電路包括 N個第二晶體管，第一輸入端分別耦接至該N個節(jié)點，第二輸入端分別接收一參考電壓，控制端接收一第二控制信號，該N個第二晶體管于該電壓設(shè)定期間中被 該第二控制信號導(dǎo)通，以分別提供該參考電壓制該N個節(jié)點。
6. 根據(jù)權(quán)利要求5所述的掃描驅(qū)動器，其特征在于該電壓設(shè)定電路還包括N個第三晶體管，第一輸入端分別耦接至該N個節(jié)點，第二輸入端分別耦接至 該N個輸出端，控制端接收該第二控制信號，該N個第三晶體管于該求值期間中被 該第二控制信號導(dǎo)通，以分別耦接該N個節(jié)點至該N個輸出端。
7. 根據(jù)權(quán)利要求5所述的掃描驅(qū)動器，其特征在于該第二控制信號為該掃描 驅(qū)動器的一柵極輸出致能信號。
8. 根據(jù)權(quán)利要求1所述的掃描驅(qū)動器，其特征在于各該N個輸出級電路包括 一反相器串聯(lián)電路，其中的第一級反相器的輸入端接收該N個轉(zhuǎn)換電路中對應(yīng)的轉(zhuǎn)換電路提供的一第二電壓信號，其中的第i級反相器的輸出端提供一第三控 制信號，該第三控制信號與該第二電壓信號反相，i為奇數(shù)；及一第四晶體管，用以響應(yīng)于該第三控制信號來維持該第二電壓信號的電平； 其中，該反相器串聯(lián)電路中的最后一級反相器的輸出端用以輸出該N個柵極 信號中對應(yīng)的一柵極信號。
9. 根據(jù)權(quán)利要求8所述的掃描驅(qū)動器，其特征在于該輸出級電路還包括.-一第五晶體管，與第四晶體管串聯(lián)，該第五晶體管受控于一第四控制信號。
10. 根據(jù)權(quán)利要求1所述的掃描驅(qū)動器，其特征在于還包括 一功能電路，用以在一全部致能期間設(shè)定該N個第一電壓信號等于一特定電平，使該N個柵極信號全部為致能。
11. 根據(jù)權(quán)利要求1所述的掃描驅(qū)動器，其特征在于該第一邏輯電路還用以 接收一控制信號，并響應(yīng)于該控制信號于一全部致能期間控制該M行第一晶體管以 設(shè)定該N個第一電壓信號等于一特定電平，使該N個柵極信號全部為致能。
12. 根據(jù)權(quán)利要求1所述的掃描驅(qū)動器，其特征在于該計數(shù)數(shù)據(jù)為格雷碼格式。
13. 根據(jù)權(quán)利要求1所述的掃描驅(qū)動器，其特征在于M等于2K，該M個第一控制信號包括該K個位數(shù)據(jù)及K個反相位數(shù)據(jù)； 各該M行晶體管電路包括2的(K-1)次方個晶體管；及 N等于2的K次方，各該N列晶體管電路包括K個晶體管。
14. 一種掃描驅(qū)動器，包括一計數(shù)器電路，用以產(chǎn)生一計數(shù)數(shù)據(jù)，該計數(shù)數(shù)據(jù)包括K個位數(shù)據(jù)，該計數(shù) 數(shù)據(jù)的數(shù)值每隔一個固定周期遞增l或改變其計數(shù)值，K為自然數(shù)；一第一邏輯電路，接收該K個位數(shù)據(jù)，并對應(yīng)地產(chǎn)生M個第一控制信號，該 第一邏輯電路還包括一電平轉(zhuǎn)換電路，用以提升該M個第一控制信號的電平以產(chǎn)生M個第二控制信號；一動態(tài)譯碼器，包括一電壓設(shè)定電路，用以在電壓設(shè)定期間中設(shè)定N個節(jié)點上的N個第一電 壓信號為一第一電平，N為自然數(shù)；及多個第一晶體管，排列形成N列晶體管電路，該N列晶體管電路分別耦接至該N個節(jié)點，這些第一晶體管還排列形成M行晶體管電路，在一求值期間中， 該M行晶體管電路分別受控于該M個第二控制信號，來決定該N個第一電壓信號的 電平；以及N個輸出級電路，分別接收該N個第一電壓信號，并分別輸出N個柵極信號。
15. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于動態(tài)譯碼器的N個輸出 端耦接至N個保持電路的輸入端，該N個保持電路的輸出端分別耦接至該N個輸出 級電路的輸入端。
16. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于該N列晶體管電路中的 晶體管彼此串聯(lián)連接，該N列晶體管電路的一端分別耦接至該N個節(jié)點，另一端接 收一第二電平。
17. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于各該N列晶體管電路中的晶體管的第一輸入端耦接至對應(yīng)的節(jié)點，第二輸入端接收一第二電平。
18. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于該電壓設(shè)定電路包括 N個第二晶體管，第一輸入端分別耦接至該N個節(jié)點，第二輸入端分別接收一參考電壓，控制端接收一第二控制信號，該N個第二晶體管于該電壓設(shè)定期間中被 該第二控制信號導(dǎo)通，以分別提供該參考電壓制該N個節(jié)點。
19. 根據(jù)權(quán)利要求18所述的掃描驅(qū)動器，其特征在于該電壓設(shè)定電路還包括 N個第三晶體管，第一輸入端分別耦接至該N個節(jié)點，第二輸入端分別耦接至該N個輸出端，控制端接收該第二控制信號，該N個第三晶體管于該求值期間中被 該第二控制信號導(dǎo)通，以分別耦接該N個節(jié)點至該N個輸出端。
20. 根據(jù)權(quán)利要求18所述的掃描驅(qū)動器，其特征在于該第二控制信號為該掃 描驅(qū)動器的一柵極輸出致能信號。
21. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于各該N個輸出級電路包括一反相器串聯(lián)電路，其中的第一級反相器的輸入端接收該N個第一電壓信號 中對應(yīng)的一第一電壓信號，其中的第i級反相器的輸出端提供一第三控制信號，該第三控制信號與該第一電壓信號反相，i為奇數(shù)；及一第四晶體管，用以響應(yīng)于該第三控制信號來維持該第一電壓信號的電平； 其中，該反相器串聯(lián)電路中的最后一級反相器的輸出端用以輸出該N個柵極信號中對應(yīng)的一柵極信號。
22. 根據(jù)權(quán)利要求21所述的掃描驅(qū)動器，其特征在于該輸出級電路還包括 一第五晶體管，與第四晶體管串聯(lián)，該第五晶體管受控于一第四控制信號。
23. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于還包括 一功能電路，用以在一全部致能期間設(shè)定該N個第一電壓信號等于一特定電平，使該N個柵極信號全部為致能。
24. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于該第一邏輯電路還用以 接收一控制信號，并響應(yīng)于該控制信號于一全部致能期間控制該M行第一晶體管以 設(shè)定該N個第一電壓信號等于一特定電平，使該N個柵極信號全部為致能。
25. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于該計數(shù)數(shù)據(jù)為格雷碼格式。
26. 根據(jù)權(quán)利要求14所述的掃描驅(qū)動器，其特征在于M等于2K，該M個第二控制信號包括該K個位數(shù)據(jù)及K個反相位數(shù)據(jù)； 各該M行晶體管電路包括2的(K-l)次方個晶體管；及 N等于2的K次方，各該N列晶體管電路包括K個晶體管。
全文摘要
一種掃描驅(qū)動器，包括電壓設(shè)定電路、計數(shù)器(Counter)電路、邏輯電路、動態(tài)譯碼器(Dynamic Decoder)、N個電平轉(zhuǎn)換(Level Shift)電路及N個輸出級電路，N為自然數(shù)。電壓設(shè)定電路設(shè)定N個電壓信號為第一電平。計數(shù)器電路提供計數(shù)數(shù)據(jù)至邏輯電路，邏輯電路根據(jù)計數(shù)數(shù)據(jù)產(chǎn)生M個控制信號，M為自然數(shù)。動態(tài)譯碼器包括多個晶體管，其排成N列以分別接收N個電壓信號。這些晶體管還排成M行，其分別受控于M個控制信號決定N個電壓信號的電平。N個電平轉(zhuǎn)換電路分別提升N個電壓信號的電平，N個輸出級電路分別根據(jù)電平提升后的N個電平輸出N個柵極信號。
文檔編號G09G3/36GK101577102SQ20081009920
公開日2009年11月11日 申請日期2008年5月8日 優(yōu)先權(quán)日2008年5月8日
發(fā)明者洪敬和 申請人:聯(lián)詠科技股份有限公司