專利名稱：固定控制數(shù)據(jù)產(chǎn)生電路和具有其的顯示設(shè)備驅(qū)動集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)備，更具體地涉及顯示設(shè)備驅(qū)動電路以及操作顯 示設(shè)備驅(qū)動電路的方法。
背景技術(shù)：
液晶設(shè)備(LCD)是一種在筆記本計(jì)算機(jī)和監(jiān)視器中被廣泛使用的顯示設(shè) 備。LCD包括用于實(shí)現(xiàn)圖像的面板，該面板包括多個像素。所述多個像素被 形成在用于傳送柵極選擇信號的多條掃描線和用于傳送顏色數(shù)據(jù)(即，灰度數(shù) 據(jù))的多條數(shù)據(jù)線之間的交叉區(qū)域上。將參照圖1來描述用于驅(qū)動諸如LCD 的顯示設(shè)備的傳統(tǒng)驅(qū)動電路。圖1是用于驅(qū)動顯示設(shè)備的傳統(tǒng)驅(qū)動電路的一 部分的框圖。參照圖1,除了用于驅(qū)動面板的驅(qū)動器(未示出)和存儲器(未示 出)以外，驅(qū)動電路IO還包括控制寄存器11和邏輯電路12。控制寄存器11 存儲從主機(jī)提供的控制數(shù)據(jù)HOST一DATA。邏輯電路12從控制寄存器11接 收控制數(shù)據(jù)HOST—DATA,并且使用控制數(shù)據(jù)HOST—DATA執(zhí)行邏輯運(yùn)算。 顯示設(shè)備根據(jù)與邏輯電路12產(chǎn)生的運(yùn)算結(jié)果相對應(yīng)的信號而以預(yù)定方式操 作。除了從控制寄存器11輸出的控制數(shù)據(jù)HOST—DATA的比特值以外，邏 輯電路12還接收多個控制信號以便執(zhí)行預(yù)定邏輯運(yùn)算，并且產(chǎn)生用于驅(qū)動顯 示設(shè)備的各種信號。盡管在圖1中用于設(shè)置存儲在控制寄存器11中的控制數(shù) 據(jù)HOST_DATA的數(shù)據(jù)是從主機(jī)提供的，但是控制寄存器11的另 一部分也可 以存儲從諸如可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲 器(EEPROM)、或動態(tài)隨機(jī)存取存儲器(DRAM)的存儲設(shè)備提供的控制數(shù)據(jù)。 由于圖1所示的傳統(tǒng)驅(qū)動電路與圖像實(shí)現(xiàn)相關(guān)聯(lián)，因此如果它發(fā)生故障，那么它可能導(dǎo)致顯示面板中的異常圖像。例如，在驅(qū)動顯示設(shè)備期間，由于諸如靜電放電(ESD)的外部原因而可能出現(xiàn)錯誤。圖2圖示了存儲在控制寄存器11中的數(shù)據(jù)被ESD攻擊而改變的情況。 控制寄存器ll可以包括多個觸發(fā)器，其中一個在圖2中被表示為11—1。觸發(fā) 器llj存儲從主機(jī)提供的控制數(shù)據(jù)HOST—DATA,并且響應(yīng)于預(yù)定的時鐘信 號CLK而將所存儲的控制數(shù)據(jù)HOST—DATA輸出到邏輯電路12。然而，在 顯示操作期間，用于驅(qū)動諸如LCD的顯示設(shè)備的驅(qū)動電路有可能受到諸如 ESD的外部噪聲的影響。存儲在觸發(fā)器11—1中的控制數(shù)據(jù)HOST—DATA的 比特值(例如，用于設(shè)置公共電壓的比特值和用于伽瑪校正的比特值)可能被改 變。由于這一原因，邏輯電路12可能發(fā)生故障，導(dǎo)致LCD屏幕中的異常顯 示。具體地，當(dāng)將控制數(shù)據(jù)HOST—DATA提供給邏輯電路12以便設(shè)置顯示 設(shè)備的顯示質(zhì)量屬性時，控制數(shù)據(jù)HOST—DATA傳統(tǒng)上使用金屬層以便不被 諸如ESD攻擊的外部原因改變，從而具有固定數(shù)據(jù)。用于提供固定控制數(shù)據(jù) 的結(jié)構(gòu)如圖3所示。具體地，圖3是根據(jù)現(xiàn)有技術(shù)的、提供固定控制數(shù)據(jù)的 邏輯電路的框圖。參照圖3,該邏輯電路包括觸發(fā)器21,從主機(jī)提供的控 制數(shù)據(jù)HOST—DATA和預(yù)定的時鐘信號CLK被輸入到其中；以及多路復(fù)用器 22，使用金屬層提供的固定控制數(shù)據(jù)FIX—DATA和觸發(fā)器21的輸出被輸入到 其中，并且其輸出固定控制數(shù)據(jù)FIX一DATA和觸發(fā)器21的輸出之一。因此， 由該邏輯電路產(chǎn)生控制數(shù)據(jù)Ctr—DATA,并且顯示設(shè)備驅(qū)動電路可以包括多個 圖3所示的邏輯電路，以便向邏輯電路12提供多個控制數(shù)據(jù)。為了測試顯示設(shè)備的顯示質(zhì)量屬性，將各種形式的控制數(shù)據(jù)從主機(jī)提供 給多個觸發(fā)器。 一旦根據(jù)測試結(jié)果設(shè)置了能夠優(yōu)化顯示質(zhì)量屬性的控制數(shù)據(jù) 的比特值，就向多路復(fù)用器22提供具有與所設(shè)置的比特值相對應(yīng)的比特值的 固定控制數(shù)據(jù)FIX_DATA。可以使用連接到電源電壓VDD或地電壓VSS的 金屬層來提供固定控制數(shù)據(jù)FIX—DATA。例如，可以將連接到電源電壓VDD 的金屬線連接到多路復(fù)用器22,以便提供具有比特值'1，的固定控制數(shù)據(jù) FIX—DATA,并且可以將連接到地電壓VSS的金屬線連接到多路復(fù)用器22， 以便提供具有比特值'0，的固定控制數(shù)據(jù)FD^DATA。當(dāng)顯示設(shè)備被驅(qū)動時， 多路復(fù)用器22向邏輯電路12提供固定控制數(shù)據(jù)FIX—DATA,作為用于設(shè)置 顯示設(shè)備的顯示質(zhì)量屬性的控制數(shù)據(jù)Ctr_DATA。圖4圖示了具有圖3所示的邏輯電路的顯示設(shè)備驅(qū)動電路的金屬布線圖 (layout)。為了提供具有與測試結(jié)果相對應(yīng)的比特值的固定控制數(shù)據(jù) Fix—DATA,以如圖4所示的形式來實(shí)現(xiàn)金屬布線圖。具體地，為了提供邏輯 高或低電平的固定控制數(shù)據(jù)Fix—DATA,需要選擇性地連接到電源電壓(VDD) 線或地電壓(VSS)線的多條金屬線，并且每條金屬線提供單個固定控制數(shù)據(jù) Fix—DATA。通常，需要數(shù)千個比特的控制數(shù)據(jù)來設(shè)置顯示設(shè)備的顯示質(zhì)量屬性。然 而，當(dāng)使用固定控制數(shù)據(jù)來防止控制數(shù)據(jù)被外部原因改變時，需要大量控制 數(shù)據(jù)，從而增大了用于提供固定控制數(shù)據(jù)的金屬線的數(shù)目。換言之，當(dāng)使用 如圖4所示的金屬線來產(chǎn)生固定控制數(shù)據(jù)時，用于實(shí)現(xiàn)所述金屬線的布線圖 變得低效。發(fā)明內(nèi)容本發(fā)明的實(shí)施例包括一種在其中具有控制數(shù)據(jù)產(chǎn)生單元的顯示設(shè)備驅(qū)動 電^各。這一產(chǎn)生單元^皮配置為響應(yīng)于至少一個行地址和至少一個列地址而產(chǎn) 生固定的控制數(shù)據(jù)流。根據(jù)這些實(shí)施例中的一些，所述產(chǎn)生單元包括邏輯器 件的二維陣列。這些邏輯器件的每一個電耦接到對應(yīng)的行線、對應(yīng)的列線、 以及被保持在不相等的電壓電平(例如邏輯0和邏輯l)上的一對信號線中的對 應(yīng)的一條。這對信號線可以包括電源電壓線(例如Vdd)和地電壓線(例如Vss)。 根據(jù)本發(fā)明的替換實(shí)施例，所述二維陣列中的邏輯器件可以是CMOS傳輸門， 其具有電連接到對應(yīng)的列線的第 一 電流輸送端子、電連接到所述一對信號線 中的對應(yīng)的 一條的第二電流輸送端子、以及電連接到對應(yīng)的行線的第 一控制 端子。第二電流輸送端子和所述一對信號線中的對應(yīng)的 一條之間的這一 電連 接可以通過熔絲元件來提供。根據(jù)這些實(shí)施例的其它方面，提供了行解碼器和列解碼器。行解碼器可 以通過多條行線電連接到所述邏輯器件的二維陣列，列解碼器可以通過多條 列線電連接到所述邏輯器件的二維陣列。本發(fā)明的這些實(shí)施例還可以包括控 制數(shù)據(jù)選擇電路，其被配置為在控制數(shù)據(jù)加載操作期間從所述產(chǎn)生單元接收 固定的控制數(shù)據(jù)流。該控制數(shù)據(jù)選擇電路包括多路復(fù)用器，其具有電耦接到 所述產(chǎn)生單元的串行數(shù)據(jù)輸出的第一輸入端子。還可以包括寄存器單元。該 寄存器單元電耦接到控制數(shù)據(jù)選擇電路的輸出。


通過參照附圖詳細(xì)描述本發(fā)明的示例實(shí)施例，本發(fā)明的上述和其它特征和優(yōu)點(diǎn)將變得更加清楚，在附圖中圖l是傳統(tǒng)顯示設(shè)備驅(qū)動電路的框圖；圖2圖示了存儲在控制寄存器中的數(shù)據(jù)被ESD攻擊而改變的情況； 圖3是提供固定控制數(shù)據(jù)的傳統(tǒng)邏輯電路的框圖；圖4圖示了具有圖3所示的邏輯電路的顯示設(shè)備驅(qū)動電路的金屬布線圖； 圖5是根據(jù)本發(fā)明第一示例實(shí)施例的顯示設(shè)備驅(qū)動電路的一部分的框圖；圖6是圖5所示的固定控制數(shù)據(jù)產(chǎn)生單元的詳細(xì)框圖； 圖7是圖5所示的固定控制數(shù)據(jù)產(chǎn)生單元的詳細(xì)電路圖； 圖8圖示了根據(jù)本發(fā)明示例實(shí)施例的顯示設(shè)備驅(qū)動電路的布線圖； 圖9是根據(jù)本發(fā)明第二示例實(shí)施例的顯示設(shè)備驅(qū)動電路的一部分的框 圖；以及圖10是用于圖示根據(jù)本發(fā)明示例實(shí)施例的顯示設(shè)備驅(qū)動電路的操作的 波形圖。
具體實(shí)施方式
在下文中，將參照附圖來更充分地描述本發(fā)明，在附圖中示出了本發(fā)明 的優(yōu)選實(shí)施例。然而，本發(fā)明可以以不同的形式實(shí)施，并且不應(yīng)被解釋為限 于在這里闡述的實(shí)施例。更確切地說，提供這些實(shí)施例，使得本公開將是徹 底的和完整的，并且將向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。相同的標(biāo) 號自始至終指代相同的元件。圖5是根據(jù)本發(fā)明第一示例實(shí)施例的顯示設(shè)備驅(qū)動電路100的一部分的 框圖。參照圖5,顯示設(shè)備驅(qū)動電路100包括主機(jī)接口 110，其向主機(jī)(例 如中央處理單元(CPU))傳送信號或者從其接收信號；寄存器單元130，其存儲 用來設(shè)置顯示設(shè)備(未示出)的操作的控制數(shù)據(jù)；固定控制數(shù)據(jù)產(chǎn)生單元140， 其產(chǎn)生并提供固定控制數(shù)據(jù)，以便防止控制數(shù)據(jù)被諸如靜電放電(ESD)的外部 攻擊改變；以及邏輯電路160，其通過使用從寄存器單元130提供的控制數(shù) 據(jù)執(zhí)行預(yù)定邏輯運(yùn)算來產(chǎn)生用于驅(qū)動顯示設(shè)備的各種信號。顯示設(shè)備驅(qū)動電路100還可以包括定時控制單元150,其產(chǎn)生用于控制 固定控制數(shù)據(jù)產(chǎn)生單元140的操作的地址信號，并且產(chǎn)生用于控制存儲在寄 存器單元130中的控制數(shù)據(jù)的輸出的控制時鐘信號。顯示設(shè)備驅(qū)動電路100 還可以包括連接在固定控制數(shù)據(jù)產(chǎn)生單元140和寄存器單元130之間的控制 數(shù)據(jù)選擇單元120。控制數(shù)據(jù)選擇單元120接收從固定控制數(shù)據(jù)產(chǎn)生單元140 輸出的固定控制數(shù)據(jù)Fix_DATA以及從主機(jī)提供的主機(jī)控制數(shù)據(jù) Host一DATA,并且將固定控制數(shù)據(jù)Fix—DATA和主機(jī)控制數(shù)據(jù)Host—DATA之 一輸出到寄存器單元130?？刂茢?shù)據(jù)選擇單元120包括多個多路復(fù)用器。在所述多個多路復(fù)用器中， 第一多路復(fù)用器121—1接收固定控制數(shù)據(jù)Fix—DATA和主機(jī)控制數(shù)據(jù) Host_DATA,并且將它們中的一個輸出到寄存器單元130。在所述多個多路 復(fù)用器中，第二多路復(fù)用器121—2接收從定時控制單元150提供的控制時鐘 信號CLK2以及從主機(jī)提供的主機(jī)時鐘信號CLK1,并且將它們中的一個輸 出到寄存器單元130。寄存器單元130可以包括觸發(fā)器131到133中的至少 一個。觸發(fā)器131到133中的每一個從控制數(shù)據(jù)選擇單元120接收控制數(shù)據(jù) 和時鐘信號。例如，將從第一多路復(fù)用器121—1輸出的控制數(shù)據(jù)輸入到觸發(fā) 器131的輸入端子，并且將從第二多路復(fù)用器121—2輸出的時鐘信號輸入到 觸發(fā)器131的時鐘端子。固定控制凝:據(jù)產(chǎn)生單元140包括多個邏輯器件，其 每一個通過金屬線電連接到電源電壓VDD和地電壓VSS之一。因此，每個 邏輯器件提供電源電壓VDD或地電壓VSS作為固定控制數(shù)據(jù)。具體地，以 具有至少一行和至少一列的矩陣形式來排列所述邏輯器件。如圖5所示，控制數(shù)據(jù)選擇單元120可以包括多個多路復(fù)用器，并且寄 存器單元130可以包括多個觸發(fā)器。如果固定控制數(shù)據(jù)產(chǎn)生單元140輸出與 單個地址相對應(yīng)的8比特的固定控制數(shù)據(jù)Fix—DATA(即，每個字為8比特)， 則控制數(shù)據(jù)選擇單元120可以包括8個用于接收固定控制數(shù)據(jù)Fix—DATA的 多路復(fù)用器和8個用于接收控制時鐘信號CLK2的多路復(fù)用器。因此，如果 從固定控制數(shù)據(jù)產(chǎn)生單元140依序輸出1000個固定的控制數(shù)據(jù)比特以便將其 提供給邏輯電路160，則在寄存器單元130中可以包括1000個觸發(fā)器。盡管 未在圖5中示出，但是通過控制所述控制數(shù)據(jù)選擇單元120中的多路復(fù)用器 的信號輸出路徑，所述多路復(fù)用器中的每一個依序向所述多個觸發(fā)器輸出信從振蕩器(未示出)提供振蕩信號OSC_CLK，所述振蕩器在將顯示設(shè)備重 置之后的預(yù)定時段期間被激活。使用控制信號Ctrl—1和Ctrl—2來控制第一多 路復(fù)用器121—1和第二多路復(fù)用器121—2。在下文中，將描述根據(jù)本發(fā)明第一示例實(shí)施例的顯示設(shè)備驅(qū)動電路100 的操作。在制造顯示設(shè)備驅(qū)動電路IOO期間的測試階段中，使用通過主機(jī)接 口 110傳送的主機(jī)控制數(shù)據(jù)Host—DATA和主機(jī)時鐘信號CLK1來測試顯示設(shè) 備的特性。例如，在測試階段中，主機(jī)可以以各種形式提供主機(jī)控制數(shù)據(jù) Host—DATA的1000個比特，以用于顯示設(shè)備的伽瑪4交正。主機(jī)控制數(shù)據(jù) Host—DATA和主機(jī)時鐘信號CLK1被輸入到控制數(shù)據(jù)選擇單元120。例如，如圖5所示，響應(yīng)于控制信號Ctrl—1和Ctrl_2而將被輸入到第一 多路復(fù)用器121—1的主機(jī)控制數(shù)據(jù)Host—DATA和被輸入到第二多路復(fù)用器 121_2的主機(jī)時鐘信號CLK1輸出到包括在寄存器單元130中的觸發(fā)器131。 將存儲在觸發(fā)器131中的主機(jī)控制數(shù)據(jù)Host—DATA作為控制數(shù)據(jù)Ctr一DATA 提供給邏輯電路160。類似地，多路復(fù)用器122和123的每一個可以包括兩 個多路復(fù)用器，并且主機(jī)控制數(shù)據(jù)Host_DATA和主機(jī)時鐘信號CLK1可以被 輸入到這些多路復(fù)用器122和123的每一個。根據(jù)測試結(jié)果來確定用于設(shè)置顯示設(shè)備的操作(例如，能夠優(yōu)化顯示設(shè)備 的顯示質(zhì)量屬性)的控制數(shù)據(jù)的1000個比特。 一旦確定了所述比特值，則進(jìn) 行設(shè)置，使得固定控制數(shù)據(jù)Fix—DATA可以具有與使用連接到電源電壓或地 電壓的金屬層所確定的比特值相對應(yīng)的比特值。定時控制單元150使用振蕩信號OSC—CLK產(chǎn)生用于控制固定控制數(shù)據(jù) 產(chǎn)生單元140的輸出操作的地址信號。定時控制單元150還產(chǎn)生用于控制存 儲在寄存器單元130中的固定控制數(shù)據(jù)Fix—DATA的輸出的控制時鐘信號 CXK2。由固定控制數(shù)據(jù)產(chǎn)生單元140提供的固定控制數(shù)據(jù)Fix—DATA被輸入到 第一多路復(fù)用器121—1,并且由定時控制單元150提供的控制時鐘信號CLK2 被輸入到第二多路復(fù)用器121_2。響應(yīng)于控制信號Ctrl—1和Ctrl—2而將被輸 入到第一多路復(fù)用器121—1的固定控制數(shù)據(jù)Fix_DATA和被輸入到第二多路 復(fù)用器121—2的控制時鐘信號CLK2輸出到觸發(fā)器131。將存儲在觸發(fā)器130 中的固定控制數(shù)據(jù)Fix—DATA作為控制數(shù)據(jù)Ctr一DATA提供給邏輯電路160。如上所述，固定控制數(shù)據(jù)產(chǎn)生單元140可以包括具有至少一行和至少一列的多個邏輯器件。每個邏輯器件電連接到用于傳送電源電壓VDD的線(即， 電源電壓VDD線)或用于傳送地電壓VSS的線(即，地電壓VSS線)。每個邏 輯器件由從定時控制單元150提供的地址信號控制，并且將電源電壓VDD或 地電壓VSS作為固定控制數(shù)據(jù)輸出到控制數(shù)據(jù)選擇單元120。在下文中，將 參照圖6來詳細(xì)描述固定控制數(shù)據(jù)產(chǎn)生單元140。圖6是圖5所示的固定控制數(shù)據(jù)產(chǎn)生單元140的詳細(xì)框圖。參照圖6, 固定控制數(shù)據(jù)產(chǎn)生單元140包括具有多行(a)和多列(b)的多個邏輯器件141。 如圖6所示，可以將所述多個邏輯器件141實(shí)現(xiàn)為開關(guān)器件。固定控制數(shù)據(jù)產(chǎn)生單元140還可以包括用于驅(qū)動開關(guān)器件的行的行解碼 器142和用于驅(qū)動開關(guān)器件的列的列解碼器143。行解碼器142將從定時控 制單元150提供的行地址信號R一ADD解碼，列解碼器143將從定時控制單 元150提供的列地址信號C—ADD解碼。固定控制數(shù)據(jù)產(chǎn)生單元140還可以 包括輸出控制單元144,其連接在所述開關(guān)器件和列解碼器143之間，并且 控制固定控制數(shù)據(jù)Fix—DATA
的輸出。為了根據(jù)測試結(jié)果產(chǎn)生具有預(yù)定比特值的固定控制數(shù)據(jù)，所述多個開關(guān) 器件中的每一個通過金屬層選擇性地連接到電源電壓VDD線或地電壓VSS 線。每個開關(guān)器件響應(yīng)于從行解碼器142輸出的解碼后的行地址信號而將電 連接的電源電壓VDD或地電壓VSS作為固定控制數(shù)據(jù)提供給輸出控制單元 144。輸出控制單元144響應(yīng)于從列解碼器143輸出的解碼后的列地址信號而 選擇性地輸出固定控制數(shù)據(jù)。將從輸出控制單元144輸出的固定控制數(shù)據(jù) Fix一DATA[O:n-l]輸入到圖5所示的控制數(shù)據(jù)選擇單元120。圖7是圖5-圖6所示的固定控制數(shù)據(jù)產(chǎn)生單元140的詳細(xì)電路圖。參照 圖7,固定控制數(shù)據(jù)產(chǎn)生單元140包括矩陣形式的多個開關(guān)器件141即Tll 到T44、行解碼器142、列解碼器143、以及輸出控制單元144。所述多個開關(guān)器件Tll到T44中的每一個的第一電極通過金屬層連接到 電源電壓VDD線或地電壓VSS線。例如，開關(guān)單元Tll可以連接到地電壓 VSS，開關(guān)單元T12可以連接到電源電壓VDD,開關(guān)單元T13可以連接到地 電壓VSS，開關(guān)單元T14可以連接到電源電壓VDD。所述多個開關(guān)器件Tll到T44中的每一個的控制電極連接到從行解碼器 142輸出的解碼后的行地址信號。因此，開關(guān)器件Tll到T44中的每一個響 應(yīng)于解碼后的行地址信號而控制連接到第一電極的電壓的傳送。所述多個開關(guān)器件Tll到T44中的每一個的第二電極連接到輸出控制單元144。輸出控 制單元144包括響應(yīng)于解碼后的列地址信號而被選通的多個開關(guān)器件T51到 T54。可以依序激活所述多行和所述多列。例如，當(dāng)激活第一行時，從開關(guān)器 件Tll到T14提供固定控制數(shù)據(jù)給輸出控制單元144。在輸出控制單元144 中包括的開關(guān)器件T51到T54響應(yīng)于依序激活的列地址信號而逐一地依序輸 出固定控制數(shù)據(jù)的比特。在激活第二行之后，從開關(guān)器件T21到T24提供固 定控制數(shù)據(jù)。開關(guān)器件T21到T24響應(yīng)于依序激活的列地址信號而逐一地依 序輸出固定控制數(shù)據(jù)的比特。圖8圖示了根據(jù)本發(fā)明示例實(shí)施例的顯示設(shè)備驅(qū)動電路的布線圖。在圖 4所示的傳統(tǒng)金屬布線圖中，需要與固定控制數(shù)據(jù)(例如，1000個固定控制數(shù) 據(jù))相同數(shù)目的金屬線以便提供這1000個固定控制數(shù)據(jù)，從而導(dǎo)致放置和布 線(routing)的低效。另一方面，在圖8所示的根據(jù)本發(fā)明示例實(shí)施例的布線圖 中，可以減小連接到電源電壓VDD線或地電壓VSS線以提供固定控制數(shù)據(jù) 的金屬線的數(shù)目，從而使得放置和布線更加高效。圖9是根據(jù)本發(fā)明第二示例實(shí)施例的顯示設(shè)備驅(qū)動電路的一部分的框 圖，其中圖示了顯示設(shè)備驅(qū)動電路的固定控制數(shù)據(jù)產(chǎn)生，并且每字比特(BPW) 比為八(8)。圖9所示的固定控制數(shù)據(jù)產(chǎn)生單元包括具有至少一行和至少一列 的多個邏輯器件。每個邏輯器件電連接到電源電壓VDD或地電壓VSS,并 且響應(yīng)于從行解碼器輸出的行地址信號(I^ADD)和從列解碼器輸出的列地址 信號(C一ADD)而輸出電源電壓VDD或地電壓VSS作為固定控制數(shù)據(jù)。當(dāng)如 圖9所示將BPW設(shè)置為8比特時，固定控制數(shù)據(jù)產(chǎn)生單元響應(yīng)于行地址信號 (R_ADD)和列地址信號(C—ADD)而輸出8比特的固定控制數(shù)據(jù) Fix—DATA
。例如，當(dāng)所述多個邏輯器件具有32行和4列時，從所述多 個邏輯器件輸出的固定控制數(shù)據(jù)由32*4*8 = 1024比特組成。圖10是用于圖示根據(jù)本發(fā)明實(shí)施例的顯示設(shè)備驅(qū)動電路的操作的波形 圖。在顯示設(shè)備驅(qū)動電路的初始化階段，執(zhí)行預(yù)定的重置操作，并且在該重 置操作之后的預(yù)定間隔期間激活用于驅(qū)動振蕩器的控制信號OSC_ON。當(dāng)激 活控制信號OSC_ON時，從振蕩器產(chǎn)生振蕩信號OSC—CLOCK并且圖5所 示的定時控制單元150使用該振蕩信號OSC—CLOCK產(chǎn)生行地址信號和列地 址信號。例如，當(dāng)所述多個邏輯器件具有32行和4列時，行地址信號可由5比特XA
組成，并且列地址信號可由2比特YA
組成。所產(chǎn)生的行地 址信號XA
和所產(chǎn)生的列地址信號YA
被提供給固定控制數(shù)據(jù)產(chǎn)生單 元。被包括在固定控制數(shù)據(jù)產(chǎn)生單元中的所述多個邏輯器件響應(yīng)于被依序激 活的行地址信號XA
和列地址信號YA
而以8比特為單位依序輸出固 定控制數(shù)據(jù)Fix一DATA
。因此，如上所述，本發(fā)明的實(shí)施例包括其中具有控制數(shù)據(jù)產(chǎn)生單元140 的顯示設(shè)備驅(qū)動電路100。該產(chǎn)生單元140 ^皮配置為響應(yīng)于至少一個行地址 (!^ADD)和至少 一個列地址(C一ADD)而產(chǎn)生固定的控制數(shù)據(jù)(Fix—DATA)流。 根據(jù)這些實(shí)施例中的一些，產(chǎn)生單元140包括邏輯器件的二維陣列。這些邏 輯器件中的每一個電耦接到對應(yīng)的行線、對應(yīng)的列線、以及被保持在不相等 的電壓電平(例如，邏輯O和邏輯l)上的一對信號線中的對應(yīng)的一條。這對信 號線可包括電源電壓線(例如Vdd)和地電壓線(例如Vss)。根據(jù)本發(fā)明的實(shí)施 例，所述二維陣列中的邏輯器件可以是CMOS傳輸門(Tll-T44)，其具有第 一電流輸送端子，其電連接到對應(yīng)的列線；第二電流輸送端子，其電連接到 所述一對信號線中的對應(yīng)的一條；以及第一控制端子，其電連接到對應(yīng)的行 線。第二電流輸送端子和所述一對信號線中的對應(yīng)的一條之間的這一電連接 可以通過熔絲元件(未示出)來提供。根據(jù)這些實(shí)施例的另外的方面，提供了行解碼器142和列解碼器143。 行解碼器142可以通過多條行線而電連接到所述邏輯器件的二維陣列，列解 碼器143可以通過多條列線而電連接到所述邏輯器件的二維陣列。本發(fā)明的 這些實(shí)施例還可以包括控制數(shù)據(jù)選擇電路120,其被配置為在控制數(shù)據(jù)加載 操作期間從所述產(chǎn)生單元140接收固定的控制數(shù)據(jù)流。該控制數(shù)據(jù)選擇電路 包括具有電耦接到所述產(chǎn)生單元140的串行數(shù)據(jù)輸出的第一輸入端子的多路 復(fù)用器121-1。還可以包括寄存器單元130。寄存器單元130電耦接到控制數(shù) 據(jù)選擇電路120的輸出。在附圖和說明書中，公開了本發(fā)明的典型優(yōu)選實(shí)施例，盡管采用了特定 的術(shù)語，但是它們僅僅是以一般的和描述性的意義而被使用的，而不是出于 限制的目的而被使用的，本發(fā)明的范圍在所附權(quán)利要求書中闡述。
權(quán)利要求
1.一種顯示設(shè)備驅(qū)動電路，包括產(chǎn)生單元，其被配置為響應(yīng)于至少一個行地址和至少一個列地址而產(chǎn)生固定的控制數(shù)據(jù)流，所述產(chǎn)生單元在其中包括邏輯器件的二維陣列，其中每個邏輯器件電耦接到對應(yīng)的行線、對應(yīng)的列線、以及被保持在不相等的電壓電平上的一對信號線中的對應(yīng)的一條。
2. 如權(quán)利要求1所述的驅(qū)動電路，其中，所述一對信號線包括電源電壓 線和i也電壓線。
3. 如權(quán)利要求1所述的驅(qū)動電路，其中，所述邏輯器件的二維陣列包括 CMOS傳輸門。
4. 如權(quán)利要求3所述的驅(qū)動電路，其中，所述二維陣列中的多個邏輯器 件的每一個具有第一端子，其電連接到對應(yīng)的列線；以及第二端子，其電 連接到所述一對信號線中的對應(yīng)的 一條。
5. 如權(quán)利要求4所述的驅(qū)動電路，其中，所述二維陣列中的多個邏輯器 件的每一個具有第 一控制端子，其電連接到對應(yīng)的行線。
6. 如權(quán)利要求1所述的驅(qū)動電路，還包括通過多條行線電連接到所述邏 輯器件的二維陣列的行解碼器、以及通過多條列線電連接到所述邏輯器件的 二維陣列的列解碼器。
7. 如權(quán)利要求1所述的驅(qū)動電路，還包括控制數(shù)據(jù)選擇電路，其被配置 為在控制數(shù)據(jù)加載操作期間從所述產(chǎn)生單元接收固定的控制數(shù)據(jù)流。
8. 如權(quán)利要求7所述的驅(qū)動電路，其中，所述控制數(shù)據(jù)選擇電路包括多 路復(fù)用器，其具有電耦接到所述產(chǎn)生單元的輸出的第一輸入端子。
9. 如權(quán)利要求8所述的驅(qū)動電路，還包括寄存器單元，其電耦接到所述 控制數(shù)據(jù)選擇電路的輸出。
10. —種顯示設(shè)備驅(qū)動電路，包括固定控制數(shù)據(jù)產(chǎn)生單元，其包含具有至少 一行和至少 一列的多個邏輯器件；寄存器單元，其接收并存儲固定控制數(shù)據(jù)；以及 邏輯電路，其接收從所述寄存器單元提供的信號作為控制數(shù)據(jù)，并且通 過使用該控制數(shù)據(jù)執(zhí)行邏輯運(yùn)算來產(chǎn)生用于驅(qū)動顯示設(shè)備的信號，其中，所述多個邏輯器件的每一個通過金屬線連接到第一電壓和第二電 壓之一，并且將所連接的電壓作為固定控制數(shù)據(jù)提供到外部。
11. 如權(quán)利要求IO所述的顯示設(shè)備驅(qū)動電路，其中，所述固定控制數(shù)據(jù)產(chǎn)生單元包括行解碼器，其驅(qū)動所述多個邏輯器件的行；以及 列解碼器，其驅(qū)動所述多個邏輯器件的列。
12. 如權(quán)利要求11所述的顯示設(shè)備驅(qū)動電路，其中，所述固定控制數(shù)據(jù) 產(chǎn)生單元還包括輸出控制單元，其連接在所述多個邏輯器件和所述列解碼器 之間，并且控制從所述多個邏輯器件提供的固定控制數(shù)據(jù)的輸出。
13. 如權(quán)利要求12所述的顯示設(shè)備驅(qū)動電路，其中，所述多個邏輯器件 中的每一個包括開關(guān)單元，其第一電極連接到第一電壓和第二電壓之一，并 且其第二電極連接到輸出控制單元。
14. 如權(quán)利要求13所述的顯示設(shè)備驅(qū)動電路，其中，所述開關(guān)單元響應(yīng) 于從所述行解碼器輸出的信號而控制連接到第一電極的電壓的傳輸。
15. 如權(quán)利要求IO所述的顯示設(shè)備驅(qū)動電路，其中，第一電壓是電源電 壓，第二電壓是地電壓。
16. 如權(quán)利要求IO所述的顯示設(shè)備驅(qū)動電路，還包括定時控制單元，其 產(chǎn)生用于控制固定控制數(shù)據(jù)的輸出的行地址信號和列地址信號，并且產(chǎn)生用 于控制存儲在所述寄存器單元中的固定控制數(shù)據(jù)的輸出的控制時鐘信號。
17. 如權(quán)利要求16所述的顯示設(shè)備驅(qū)動電路，還包括控制數(shù)據(jù)選擇單元， 其連接在所述固定控制數(shù)據(jù)產(chǎn)生單元和所述寄存器單元之間，接收固定控制 數(shù)據(jù)和從主機(jī)提供的主機(jī)控制數(shù)據(jù)，并將固定控制數(shù)據(jù)和主機(jī)控制數(shù)據(jù)之一 輸出到所述寄存器單元。
18. 如權(quán)利要求17所述的顯示設(shè)備驅(qū)動電路，其中，所述控制數(shù)據(jù)選擇 單元包括第一多路復(fù)用器，其接收固定控制數(shù)據(jù)和主機(jī)控制數(shù)據(jù)，并將固定 控制數(shù)據(jù)和主機(jī)控制數(shù)據(jù)之一提供給所述寄存器單元的輸入端子。
19. 如權(quán)利要求18所述的顯示設(shè)備驅(qū)動電路，其中，所述控制數(shù)據(jù)選擇 單元還包括第二多路復(fù)用器，其接收控制時鐘信號和從主機(jī)提供的主機(jī)時鐘 信號，并且將控制時鐘信號和主機(jī)時鐘信號之一提供給所述寄存器單元的時 鐘端子。
20. 如權(quán)利要求16所述的顯示設(shè)備驅(qū)動電路，其中，所述固定控制數(shù)據(jù)產(chǎn)生單元輸出與單個地址相對應(yīng)的多個比特的固定控制數(shù)據(jù)。
21. 如權(quán)利要求IO所述的顯示設(shè)備驅(qū)動電路，其中，所述寄存器單元包括多個觸發(fā)器，每個觸發(fā)器接收并存儲第一電壓或第二電壓作為固定控制數(shù) 據(jù)，并且將所存儲的固定控制數(shù)據(jù)輸出到邏輯電路。
22. —種固定控制數(shù)據(jù)產(chǎn)生電路，包括 矩陣形式的開關(guān)單元，其具有至少一行和至少一列；行解碼器，其接收行地址信號，并且響應(yīng)于所接收的行地址信號而驅(qū)動 開關(guān)單元的行；以及列解碼器，其接收列地址信號，并且響應(yīng)于所接收的列地址信號而驅(qū)動 開關(guān)單元的列，其中，在所述開關(guān)單元中包括的多個開關(guān)中的每一個具有連接到第 一電 壓和第二電壓之一的第一電極，并且響應(yīng)于行地址信號而將連接到第一電極 的電壓作為固定控制數(shù)據(jù)提供到外部。
23. 如權(quán)利要求20所述的固定控制數(shù)據(jù)產(chǎn)生電路，還包括輸出控制單元， 其連接在所述多個開關(guān)中的每一個的第二電極與所述列解碼器之間，并且控 制從所述開關(guān)單元提供的固定控制數(shù)據(jù)的輸出。
24. 如權(quán)利要求20所述的固定控制數(shù)據(jù)產(chǎn)生電路，其中，第一電壓是電 源電壓，第二電壓是地電壓。
25. 如權(quán)利要求22所述的固定控制數(shù)據(jù)產(chǎn)生電路，其中，該固定控制數(shù) 據(jù)產(chǎn)生電路輸出與單個地址相對應(yīng)的多個比特的固定控制數(shù)據(jù)。
全文摘要
提供了一種固定控制數(shù)據(jù)產(chǎn)生電路和具有該固定控制數(shù)據(jù)產(chǎn)生電路的顯示設(shè)備驅(qū)動電路，其可以高效地實(shí)現(xiàn)用于產(chǎn)生固定控制數(shù)據(jù)的金屬布線圖。該顯示設(shè)備驅(qū)動電路包括固定控制數(shù)據(jù)產(chǎn)生單元，其包含具有至少一行和至少一列的多個邏輯器件；寄存器，其接收并存儲固定控制數(shù)據(jù)；以及邏輯電路，其接收從寄存器提供的信號作為控制數(shù)據(jù)，并且通過使用該控制數(shù)據(jù)執(zhí)行邏輯運(yùn)算來產(chǎn)生用于驅(qū)動顯示設(shè)備的信號。所述多個邏輯器件的每一個通過金屬線連接到第一電壓和第二電壓之一，并且將所連接的電壓作為固定控制數(shù)據(jù)提供到外部。
文檔編號G09G3/36GK101217025SQ20081000163
公開日2008年7月9日 申請日期2008年1月4日 優(yōu)先權(quán)日2007年1月4日
發(fā)明者姜元植, 李再九 申請人:三星電子株式會社