專利名稱：以太網(wǎng)信號處理器及以太網(wǎng)信號處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及以太網(wǎng)絡(luò)，尤其涉及一種以太網(wǎng)信號處理器及以太網(wǎng)信號處理方法。
背景技術(shù)：
隨著網(wǎng)絡(luò)的普及，各種網(wǎng)絡(luò)設(shè)備層出不窮?，F(xiàn)在最常見的網(wǎng)絡(luò)設(shè)備包括集線器、中繼器、交換機(jī)、路由器和網(wǎng)關(guān)等。這些設(shè)備通常對OSI參考模型中的一層或幾層進(jìn)行數(shù)據(jù)處理(請參閱圖1)。
中繼器在當(dāng)今網(wǎng)絡(luò)中起到信號中繼和放大的作用。但隨著集線器及交換機(jī)等網(wǎng)絡(luò)設(shè)備的日益普及，專用的中繼器和中繼器芯片已經(jīng)難覓蹤跡，很多網(wǎng)絡(luò)中通常采用集線器來達(dá)到信號中繼和放大的作用。
請參閱圖2，其為以太網(wǎng)的原理結(jié)構(gòu)示意圖。它包括若干以太網(wǎng)節(jié)點(diǎn)11(如以太網(wǎng)節(jié)點(diǎn)A和以太網(wǎng)節(jié)點(diǎn)B)及建立以太網(wǎng)節(jié)點(diǎn)11之間通信的網(wǎng)絡(luò)通路12。以太網(wǎng)節(jié)點(diǎn)A和以太網(wǎng)節(jié)點(diǎn)B中都包括集線器芯片13，所述集線器芯片13用以以太網(wǎng)信號的中繼和放大?，F(xiàn)有的集線器芯片大多采用ASIC(Application SpecificIntegrated Circuit，特殊應(yīng)用集成電路)。ASIC具有批量成本低、產(chǎn)量大等優(yōu)點(diǎn)使其廣泛應(yīng)用于很多的網(wǎng)絡(luò)設(shè)備中。但是，由于ASIC具有類似于只讀存儲器—一次寫入數(shù)據(jù)后不能修改數(shù)據(jù)的特點(diǎn)ASIC的內(nèi)容邏輯確定后不能改動(dòng)其內(nèi)部邏輯，而現(xiàn)有的工業(yè)以太網(wǎng)通訊采用的標(biāo)準(zhǔn)眾多，因此采用ASIC的集線器芯片適用的范圍非常窄，無法滿足靈活多變的以太網(wǎng)數(shù)據(jù)處理。
比如現(xiàn)有的工業(yè)以太網(wǎng)通信協(xié)議，如EPA、FF和HSE等，都采用Manchester(曼徹斯特)編碼來作為基帶信號編碼。由于現(xiàn)有采用ASIC的集線器芯片不具有可編程的特性，因此使得以太網(wǎng)絡(luò)節(jié)點(diǎn)需要設(shè)置專門的曼徹斯特編解碼芯片，用以將接收到的曼徹斯特編碼數(shù)據(jù)處理成不歸零編碼數(shù)據(jù)以便和節(jié)點(diǎn)的其他協(xié)議芯片進(jìn)行數(shù)據(jù)交互，以及將不歸零編碼數(shù)據(jù)編碼成曼徹斯特編碼數(shù)據(jù)通過集線器芯片和其他節(jié)點(diǎn)進(jìn)行數(shù)據(jù)傳輸。
也就是說，由于現(xiàn)有以太網(wǎng)節(jié)點(diǎn)中的集線器芯片采用ASIC，而ASIC又具有內(nèi)部邏輯不能改動(dòng)的缺陷，因此造成現(xiàn)有的以太網(wǎng)節(jié)點(diǎn)中的集線器芯片不能滿足以太網(wǎng)絡(luò)的需求。并且，現(xiàn)有的以太網(wǎng)節(jié)點(diǎn)需要采用集線器芯片和曼徹斯特編解碼芯片兩塊芯片才能完成和其他協(xié)議芯片進(jìn)行數(shù)據(jù)交互，這無法符合現(xiàn)今芯片集成化、簡單化的發(fā)展趨勢。另外，現(xiàn)有的集線器芯片不能提供總線供電功能。在芯片在接上網(wǎng)線的同時(shí)，還需要一個(gè)電源線來提供該芯片的電源，由此加大了以太網(wǎng)節(jié)點(diǎn)上的布線難度。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種以太網(wǎng)信號處理器及以太網(wǎng)信號處理方法，以解決現(xiàn)有技術(shù)中集線器芯片的ASIC的內(nèi)容邏輯確定后不能改動(dòng)該內(nèi)部邏輯，而現(xiàn)有的工業(yè)以太網(wǎng)通訊采用的標(biāo)準(zhǔn)眾多，因此采用ASIC的集線器芯片適用的范圍非常窄，無法滿足靈活多變的以太網(wǎng)數(shù)據(jù)處理的技術(shù)問題。
為解決上述問題，本發(fā)明公開了一種以太網(wǎng)信號處理器，所述以太網(wǎng)信號處理器設(shè)置在以太網(wǎng)節(jié)點(diǎn)中，所述以太網(wǎng)處理器包括網(wǎng)絡(luò)變壓器、可編程邏輯器件及給可編程邏輯器件提供采樣頻率的晶振，其中網(wǎng)絡(luò)變壓器連接可編程邏輯器件，用以實(shí)現(xiàn)信號隔離和網(wǎng)絡(luò)終端功能；可編程邏輯器件用以可編程設(shè)置以太網(wǎng)信號的處理，包括對以太網(wǎng)信號進(jìn)行解碼和編碼，以及控制以太網(wǎng)信號的轉(zhuǎn)發(fā)和存儲。
所述可編程邏輯器件的兩端各自連接一網(wǎng)絡(luò)變壓器。
其中，本發(fā)明還包括接收信號處理電路，其輸入端連接網(wǎng)絡(luò)變壓器的輸出端，其輸出端連接可編程邏輯器件，用以將接收到的曼徹斯特差分信號轉(zhuǎn)換成可編程邏輯器件能夠識別的數(shù)字信號。
所述接收信號處理電路包括將接收到的模擬信號進(jìn)行整形后處理成數(shù)字信號的差分放大電路。
所述可編程邏輯器件具體包括控制單元、存儲器、至少一個(gè)解碼單元和編碼單元，其中解碼單元，用以將接收到以曼徹斯特編碼的數(shù)據(jù)按字節(jié)解碼成不歸零編碼NRZ碼，并將所述NRZ碼發(fā)送至存儲器中進(jìn)行保存；編碼單元，用以先從存儲器中按位讀取出待發(fā)送的數(shù)據(jù)，然后按照曼徹斯特碼進(jìn)行編碼后送出；控制單元，用以控制數(shù)據(jù)的解碼/編碼操作，并控制數(shù)據(jù)的轉(zhuǎn)發(fā)。
本發(fā)明還包括供電芯片、網(wǎng)絡(luò)變壓器和RJ45接口，其中 所述供電芯片，連接可編程邏輯器件和網(wǎng)絡(luò)變壓器，用以接收可編程邏輯器件發(fā)出的供電指令，并進(jìn)行供電測試、電壓分級以及供電保護(hù)；網(wǎng)絡(luò)變壓器，在供電芯片的控制下通過RJ45接口將工作電壓傳送出去。
上述所述可編程邏輯器件包括FPGA、CPLD及SPLD。
本發(fā)明還公開了一種以太網(wǎng)信號處理方法，包括(1)將接收到所有信號進(jìn)行曼徹斯特解碼，進(jìn)一步包括(11)若檢測到有電平變化時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；(12)計(jì)數(shù)器中的計(jì)數(shù)值是否等于預(yù)先設(shè)定的閾值，若是，則采樣電平作為解碼數(shù)據(jù)，否則進(jìn)行步驟(12)；(2)將解碼數(shù)據(jù)按字節(jié)的形式存儲在存儲器中；(3)當(dāng)接收到控制單元發(fā)送的編碼指令后，從存儲器中讀取數(shù)據(jù)，并進(jìn)行曼徹斯特編碼后進(jìn)行發(fā)送，所述曼徹斯特編碼是以兩倍于以太網(wǎng)傳輸頻率的工作頻率進(jìn)行工作，所述編碼進(jìn)一步包括(31)第一個(gè)時(shí)間周期發(fā)送數(shù)據(jù)的反碼；(32)第二個(gè)時(shí)間周期發(fā)送數(shù)據(jù)比特值。
在發(fā)送數(shù)據(jù)之前以及接收數(shù)據(jù)之后首先進(jìn)行CRC-32校驗(yàn)。
并且，所述閾值為3。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明開創(chuàng)了將可編程邏輯器件在以太網(wǎng)傳輸信號物理層處理領(lǐng)域的應(yīng)用，由于可編程邏輯器件的強(qiáng)大的數(shù)字信號處理能力、高速的信號處理速度以及靈活的邏輯配置功能，使得采用該可編程邏輯器件的以太網(wǎng)信號處理器能夠適應(yīng)標(biāo)準(zhǔn)眾多的工業(yè)以太網(wǎng)通訊的需要。
并且，本發(fā)明通過以太網(wǎng)信號處理器完成集線器芯片和曼徹斯特編解碼芯片的功能，不僅能夠負(fù)責(zé)將以太網(wǎng)數(shù)據(jù)與其他協(xié)議芯片進(jìn)行數(shù)據(jù)交互，而且也可以對以太網(wǎng)信號進(jìn)行接收轉(zhuǎn)發(fā)等中繼功能。由此提高了以太網(wǎng)節(jié)點(diǎn)內(nèi)芯片的集成度。對于標(biāo)準(zhǔn)眾多的工業(yè)以太網(wǎng)通訊協(xié)議，采用可編程邏輯元器件的意義在于可以減少需要的芯片數(shù)量。因?yàn)橥ㄓ崊f(xié)議的處理往往是通過微處理器或者單片機(jī)完成，而通訊芯片則負(fù)責(zé)通訊信號的編解碼工作，所以一個(gè)常見的工業(yè)控制模型需要一個(gè)微處理器和一個(gè)編解碼芯片；但是采用了可編程邏輯元器件，可以將編解碼功能和微處理器功能整合在一塊可編程邏輯元器件中，從而減少了芯片數(shù)量，縮小了占用的空間。
另外，本發(fā)明以太網(wǎng)信號處理器采用供電芯片，可以實(shí)現(xiàn)有選擇性地向外供電，其機(jī)理完全符合802.3af的要求，由此可以智能的辨認(rèn)出是否有PD設(shè)備接入，同時(shí)具有短路保護(hù)、斷路掉電等保護(hù)功能，大大降低了現(xiàn)場的布線難度。
還有，本發(fā)明采用CRC-32校驗(yàn)算法進(jìn)行數(shù)據(jù)校驗(yàn)，由于實(shí)現(xiàn)了部分以太網(wǎng)數(shù)據(jù)鏈路層信號處理功能，為進(jìn)一步嘗試處理鏈路層數(shù)據(jù)奠定了基礎(chǔ)。


圖1是OSI模型及處理層的通信設(shè)備的對應(yīng)圖；圖2是以太網(wǎng)的原理結(jié)構(gòu)示意圖；圖3是本發(fā)明以太網(wǎng)信號處理器的一種結(jié)構(gòu)示意圖；圖4是接收信號處理電路的一種實(shí)施電路圖；
圖5是基于圖3的可編程邏輯器件的結(jié)構(gòu)示意圖；圖6是本發(fā)明公開的以太網(wǎng)信號處理器的另一種結(jié)構(gòu)示意圖；圖7是基于圖6的可編程邏輯器件的內(nèi)部結(jié)構(gòu)圖；圖8是以太網(wǎng)信號處理器中具有總線供電的部分結(jié)構(gòu)示意圖；圖9是以太網(wǎng)信號處理的一種流程圖；圖10是曼徹斯特解碼的機(jī)理圖；圖11為CRC-32多項(xiàng)式表示電路圖。
具體實(shí)施例方式
以下結(jié)合附圖，具體說明本發(fā)明。
本發(fā)明公開的以太網(wǎng)信號處理器可以設(shè)置在以太網(wǎng)節(jié)點(diǎn)內(nèi)，用以進(jìn)行以太網(wǎng)信號的處理如轉(zhuǎn)發(fā)、編解碼等。并且，以太網(wǎng)信號處理器主要工作于物理層，對于信道上的原始數(shù)據(jù)流進(jìn)行處理，為后續(xù)完善數(shù)據(jù)鏈數(shù)據(jù)層上的功能提供了極其重要的基礎(chǔ)支持。
請參閱圖3，其為本發(fā)明的以太網(wǎng)信號處理器的一種結(jié)構(gòu)示意圖。它包括網(wǎng)絡(luò)變壓器21、可編程邏輯器件22及給可編程邏輯器件22提供采樣頻率的晶振23，其中網(wǎng)絡(luò)變壓器21連接可編程邏輯器件22，用以實(shí)現(xiàn)信號隔離和網(wǎng)絡(luò)終端功能；可編程邏輯器件22用以可編程處理以太網(wǎng)信號，包括對以太網(wǎng)信號進(jìn)行解碼和編碼，以及控制以太網(wǎng)信號的轉(zhuǎn)發(fā)和存儲?？删幊踢壿嬈骷?2可以采用FPGA、CPLD和SPLD等器件。
晶振23用以給可編程邏輯器件22提供采樣頻率，以便進(jìn)行信號的解碼和編碼工作。如本發(fā)明可以采用80M晶振。
以太網(wǎng)信號處理器還包括接收信號處理電路(圖中未繪示)，其輸入端連接網(wǎng)絡(luò)變壓器21，其輸出端連接可編程邏輯器件22，用以將接收到的曼徹斯特差分信號轉(zhuǎn)換成可編程邏輯器件能夠識別的數(shù)字信號。但是，有些可編程邏輯器件本身能夠識別這種差分信號，若是采用該些可編程邏輯器件22，則以太網(wǎng)信號處理器無需使用該接收信號處理電路。
請參閱圖4，其為接收信號處理電路的一種實(shí)施電路圖。接收信號正端1和負(fù)端傳輸信號2信號正好相反。該接收信號處理電路利用差分放大電路先將接收到從網(wǎng)絡(luò)通路上傳送的模擬信號進(jìn)行整形，然后處理成為可編程邏輯器23可以接收的數(shù)字信號。網(wǎng)絡(luò)通路上傳輸?shù)男盘柺墙?jīng)過變壓器整形后的正弦波信號，峰值在5V左右，通過選擇快速動(dòng)作三極管7、8和合適的電阻3可以控制三極管在合適的電壓值時(shí)進(jìn)行動(dòng)作。而通過選擇合適的電阻4、5以保證輸出電壓6是占空比為1∶1的方波。最后實(shí)現(xiàn)的功能是當(dāng)正端1輸入高電平，負(fù)端2輸入低電平時(shí)，三極管7導(dǎo)通，三極管8不導(dǎo)通，輸出端6輸出高電平；當(dāng)正端1輸入低電平，負(fù)端2輸入高電平時(shí)，三極管7不導(dǎo)通，三極管8導(dǎo)通，輸出端6輸出低電平。通過上述電路，即可實(shí)現(xiàn)將差分信號轉(zhuǎn)換成可編程邏輯器件23可以識別的數(shù)字信號。
請參閱圖5，其為可編程邏輯器件22的結(jié)構(gòu)示意圖。它至少包括控制單元221、存儲器222、解碼單元223和編碼單元224，其中解碼單元223，用以將接收到以曼徹斯特編碼的數(shù)據(jù)按字節(jié)解碼成NRZ碼，并將所述NRZ碼發(fā)送至存儲器222中進(jìn)行保存；編碼單元224，用以先從存儲器222中按位讀取出待發(fā)送的數(shù)據(jù)，然后按照曼徹斯特編碼后送出；控制單元221，用以控制數(shù)據(jù)的解碼/編碼操作，并控制數(shù)據(jù)的轉(zhuǎn)發(fā)。
上述公開的以太網(wǎng)信號處理器由于采用可編程邏輯器件，由此利用可編程邏輯器件強(qiáng)大的數(shù)字信號處理能力、高速的信號處理速率及靈活的邏輯配置功能，使其具有以太網(wǎng)物理信號編解碼芯片的功能，負(fù)責(zé)以太網(wǎng)通路與其他協(xié)議芯片的數(shù)據(jù)交互。而事實(shí)上，上述公開的僅為以太網(wǎng)信號處理器的一種實(shí)現(xiàn)方式。
請參閱圖6，其為本發(fā)明公開的以太網(wǎng)信號處理器的另一種結(jié)構(gòu)示意圖。它包括兩個(gè)網(wǎng)絡(luò)變壓器21、可編程邏輯器件22及給可編程邏輯器件22提供采樣頻率的晶振23。很顯然，上述的以太網(wǎng)信號處理器還具有集線器/中繼器芯片功能，主要對以太網(wǎng)信號進(jìn)行接收轉(zhuǎn)發(fā)、信號放大等功能。并且，若可編程邏輯器件22不具有接收曼徹斯特差分信號的功能，則以太網(wǎng)信號處理器還包括兩個(gè)接收信號處理電路。每一個(gè)接收信號處理電路各自設(shè)置在網(wǎng)絡(luò)變壓器21和可編程邏輯器件22之間，用以對接收到的從網(wǎng)路來的曼徹斯特差分信號進(jìn)行整形，以便將所述信號轉(zhuǎn)換成可編程邏輯器件22可以識別的數(shù)字信號輸入至可編程邏輯器件22。
基于圖6的以太網(wǎng)信號處理器，則可編程邏輯器件應(yīng)具有對應(yīng)的內(nèi)部結(jié)構(gòu)圖(請參閱圖7)。由于各個(gè)單元的功能與前述公開的功能一致，因此在此就不再贅述了。
另外，對于復(fù)雜多變的現(xiàn)場情況，本處理器提供了總線供電功能，極大的簡化了現(xiàn)場的電氣接線。為此，本處理器還包括供電芯片24、網(wǎng)絡(luò)變壓器25和RJ45接口26(請參閱圖8)。其中所述供電芯片24，連接可編程邏輯器件22和網(wǎng)絡(luò)變壓器25，用以接收可編程邏輯器件22發(fā)出的供電指令，并進(jìn)行供電測試、電壓分級以及供電保護(hù)；網(wǎng)絡(luò)變壓器25，在供電芯片24的控制下通過RJ45接口26將工作電壓傳送出去。其功能實(shí)現(xiàn)的供電芯片24可以通過當(dāng)前市面上很多的Linear和TI的專用總線供電芯片，而可編程邏輯器件22則對于該芯片進(jìn)行控制。
48V的工作電壓是通過RJ45的1、2、3和6端子傳送出去的，而網(wǎng)絡(luò)變壓器25的外側(cè)線圈的中間抽頭分別加上了+48V和地。供電芯片24通過電壓輸出端控制何時(shí)對外供電，而測試輸入端則負(fù)責(zé)送電之前的供電測試、供電分級和送電之后的短路測試、斷路測試。同時(shí)可編程邏輯器件負(fù)責(zé)啟動(dòng)和關(guān)閉供電芯片24，來決定是否啟動(dòng)供電功能。
總線供電功能的實(shí)現(xiàn)流程。具體為供電芯片24收到可編程邏輯器件22發(fā)出的供電信號，開始啟動(dòng)供電功能第一步是進(jìn)行供電測試，供電芯片22送出兩個(gè)不同的電流值然后采樣電壓值，從而計(jì)算對側(cè)設(shè)備的電組值(詳細(xì)資料可參看802.3af標(biāo)準(zhǔn))，如果不合格則不供電，合格則進(jìn)入第二步；第二步輸出電壓分級供電芯片24送出測試電壓，根據(jù)反饋回的電壓來進(jìn)行分級，從而決定輸出電流的等級范圍；第三步就是開始供電當(dāng)上面的要求都滿足之后，供電芯片24將開始向外供電；第四步是供電保護(hù)主要分為兩個(gè)部分，短路保護(hù)和斷路保護(hù)。這兩個(gè)部分實(shí)時(shí)監(jiān)視供電的電流變化，一旦超過要求，就認(rèn)為供電線路出現(xiàn)故障，然后停止供電，供電芯片24重新進(jìn)入供電準(zhǔn)備狀態(tài)。
以下以具有曼徹斯特編解碼芯片功能和集線器芯片功能的以太網(wǎng)信號處理器為例，具體說明以太網(wǎng)信號處理流程。請參閱圖9，其為以太網(wǎng)信號處理的一種流程圖。它包括首先進(jìn)行步驟S110將接收到所有信號進(jìn)行曼徹斯特解碼，進(jìn)一步包括(11)若檢測到有電平變化時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；(12)計(jì)數(shù)器中的計(jì)數(shù)值是否等于預(yù)先設(shè)定的閾值，若是，則采樣電平作為解碼數(shù)據(jù)，否則進(jìn)行步驟(12)；然后進(jìn)行步驟S120將解碼數(shù)據(jù)按字節(jié)的形式存儲在存儲器中；隨后進(jìn)行步驟S130當(dāng)接收到控制單元發(fā)送的編碼指令后，從存儲器中讀取數(shù)據(jù)，并進(jìn)行曼徹斯特編碼后進(jìn)行發(fā)送，所述曼徹斯特編碼是以兩倍于以太網(wǎng)傳輸頻率的工作頻率進(jìn)行工作，所述編碼進(jìn)一步包括(31)第一個(gè)時(shí)間周期發(fā)送數(shù)據(jù)的反碼；(32)第二個(gè)時(shí)間周期發(fā)送數(shù)據(jù)比特值。
以太網(wǎng)信號處理器將收到的信號通過解碼單元進(jìn)行解碼，解碼后的數(shù)據(jù)按字節(jié)的形式送到存儲器進(jìn)行存儲，同時(shí)繼續(xù)進(jìn)行數(shù)據(jù)的接收，直到?jīng)]有數(shù)據(jù)接收為止，此時(shí)數(shù)據(jù)接收結(jié)束。當(dāng)存儲器有數(shù)據(jù)時(shí)，編碼單元開始準(zhǔn)備，一旦收到控制單元的發(fā)送指令，編碼單元就開始從存儲器讀取數(shù)據(jù)進(jìn)行編碼，然后進(jìn)行發(fā)送，直到存儲器空，就停止發(fā)送數(shù)據(jù)。
以下說明解碼的處理流程(請參閱圖10)。
以太網(wǎng)信號是以曼徹斯特編碼碼差分方式發(fā)送的。而曼徹斯特編碼發(fā)送數(shù)據(jù)時(shí)是分為兩個(gè)部分發(fā)送的，前半個(gè)時(shí)間周期傳送的信號是該時(shí)間周期預(yù)傳送的比特值的反碼，后半個(gè)時(shí)間周期傳送的是比特值本身。這種發(fā)送方式?jīng)Q定了在一個(gè)時(shí)間段內(nèi)，其中間點(diǎn)中有一個(gè)信號電平的變化，正因?yàn)槿绱?，曼徹斯特編碼方式在發(fā)送信號的同時(shí)，也傳輸了同步時(shí)鐘信息，可以使網(wǎng)絡(luò)上的每一個(gè)設(shè)備保持同步。
解碼算法正是利用這個(gè)特性來完成以太網(wǎng)信號的采集。以40M采樣頻率為例，具體說明解碼過程。
首先，采樣和同步收到的信號；隨后，當(dāng)監(jiān)測到一個(gè)電平跳變后，只有在計(jì)數(shù)器計(jì)到3時(shí)才重新開始監(jiān)測電平跳變(當(dāng)使用40M鐘振，一個(gè)時(shí)鐘周期為25ns，而當(dāng)計(jì)數(shù)器計(jì)到3時(shí)，也就是75ns，正好避開了起始點(diǎn)的可能出現(xiàn)的電平跳變，從而保證了信號同步和監(jiān)測到的電平跳變必定是中間點(diǎn)的)；隨后，計(jì)數(shù)器清零，一直等到再次檢測到電平變化，計(jì)數(shù)器重新開始計(jì)數(shù)。
最后，將采樣電平作為解碼數(shù)據(jù)，并將解碼數(shù)據(jù)按字節(jié)的形式存儲在存儲器中。
以下說明編碼過程。
首先編碼單元是以兩倍于以太網(wǎng)傳輸頻率的工作頻率工作的，也就是說，對于10M的網(wǎng)絡(luò)，編碼單元的工作頻率是20M。編碼單元按字節(jié)從存儲器中讀取數(shù)據(jù)，然后通過移位按位發(fā)送出去；發(fā)送時(shí)第一個(gè)時(shí)間周期傳送信號是傳送比特值的反碼，第二個(gè)時(shí)間周期傳送的是比特值本身。當(dāng)存儲器沒有數(shù)據(jù)時(shí)，則發(fā)送結(jié)束。
處理器在發(fā)送曼徹斯特?cái)?shù)據(jù)之前以及接收曼徹斯特?cái)?shù)據(jù)之后，首先需進(jìn)行CRC-32校驗(yàn)。以下具體介紹CRC-32校驗(yàn)。請參閱圖11，其為CRC多項(xiàng)式表示電路。
循環(huán)冗余校驗(yàn)CRC(Cyclic Redundancy Check)是由分組線性碼的分支而來，其主要應(yīng)用是二元碼組。編碼簡單且誤判概率很低，在通信系統(tǒng)中得到了廣泛的應(yīng)用。CRC校驗(yàn)采用多項(xiàng)式編碼方法。被處理的數(shù)據(jù)塊可以看作是一個(gè)n階的二進(jìn)制多項(xiàng)式，由an-1xn-1+an-2xx-2+…+a1x+a0。如一個(gè)8位二進(jìn)制數(shù)10110101可以表示為1x7+0x6+1x5+1x4+0x3+1x2+0x+1。多項(xiàng)式的加減法運(yùn)算以2為模，加減時(shí)不進(jìn)、錯(cuò)位，和邏輯異或運(yùn)算一致。采用CRC校驗(yàn)時(shí)，發(fā)送方和接收方用同一個(gè)生成多項(xiàng)式g(x)，并且g(x)的首位和最后一位的系數(shù)必須為1。CRC的處理方法是發(fā)送方以g(x)去除t(x)，得到余數(shù)作為CRC校驗(yàn)碼。校驗(yàn)時(shí)，以計(jì)算的校正結(jié)果是否為0為據(jù)，判斷數(shù)據(jù)幀是否出錯(cuò)。而在常用的通訊網(wǎng)絡(luò)中，大多采用CRC-32差錯(cuò)校驗(yàn)算法，即發(fā)送方從開始發(fā)送數(shù)據(jù)時(shí)就開始計(jì)算CRC校驗(yàn)碼，可以按位計(jì)算，也可以按字節(jié)來計(jì)算。在發(fā)送完所有的數(shù)據(jù)后，將計(jì)算好的CRC校驗(yàn)碼添加到發(fā)送數(shù)據(jù)的最后。CRC-32則表示CRC碼為4字節(jié)(32位)，而CRC-32的生成多項(xiàng)式g(x)＝x32+x26+x23+x22+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1。
在常見的CRC-32差錯(cuò)校驗(yàn)算法，通常兩種方法來實(shí)現(xiàn)一種就是比特型CRC算法，另一種是字節(jié)型CRC算法。
字節(jié)型CRC算法基于這樣一個(gè)事實(shí)計(jì)算本字節(jié)后的CRC碼，等于上一字節(jié)余式CRC碼的低8位左移8位，加上上一字節(jié)CRC右移8位和本字節(jié)之和后所求得的CRC碼。如果把8位二進(jìn)制序列數(shù)的CRC(共256個(gè))全部計(jì)算出來，放在一個(gè)表里，編碼時(shí)只要從表中查找對應(yīng)的值進(jìn)行處理即可。這個(gè)方法可以極大的提高計(jì)算速度，但需要占據(jù)一定的存儲空間。
比特型CRC算法則是基于計(jì)算一位后的CRC碼等于上一位CRC碼乘以2后除以多項(xiàng)式，所得的余數(shù)再加上本位值除以多項(xiàng)式所得的余數(shù)。這種算法代碼簡單，占用內(nèi)存較小，但是對于處理器來說，由于需要按位計(jì)算CRC，占用了大量處理器時(shí)間，所以應(yīng)用比較少。而FPGA進(jìn)行數(shù)字邏輯運(yùn)算是其優(yōu)勢，同時(shí)由于是基于硬件，對于信號可以并行處理，所以本處理器采用了該算法來實(shí)現(xiàn)CRC計(jì)算。
首先確定數(shù)據(jù)的長度，即確定何時(shí)開始計(jì)算CRC，何時(shí)停止計(jì)算CRC；然后按位跟特征值32′h04C11DB7相與，所得值再加上上一個(gè)位產(chǎn)生的CRC校驗(yàn)碼，即是該位的校驗(yàn)碼?？删幊踢壿嬈骷涮攸c(diǎn)在于處理數(shù)字信號速度快，并行處理數(shù)據(jù)，因此這種按位進(jìn)行CRC計(jì)算的方式非常適合可編程邏輯器件。同時(shí)算法簡單、占用內(nèi)存少，通過Verilog硬件描述語言編寫簡單，在實(shí)際應(yīng)用中該算法實(shí)現(xiàn)方法也能滿足各方面的要求。
以上公開的僅為本發(fā)明的幾個(gè)具體實(shí)施例，但本發(fā)明并非局限于此，任何本領(lǐng)域的技術(shù)人員能思之的變化，都應(yīng)落在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種以太網(wǎng)信號處理器，其特征在于，所述以太網(wǎng)信號處理器設(shè)置在以太網(wǎng)節(jié)點(diǎn)中，所述以太網(wǎng)處理器包括網(wǎng)絡(luò)變壓器、可編程邏輯器件及給可編程邏輯器件提供采樣頻率的晶振，其中網(wǎng)絡(luò)變壓器連接可編程邏輯器件，用以實(shí)現(xiàn)信號隔離和網(wǎng)絡(luò)終端功能；可編程邏輯器件用以可編程設(shè)置以太網(wǎng)信號的處理，包括對以太網(wǎng)信號進(jìn)行解碼和編碼，以及控制以太網(wǎng)信號的轉(zhuǎn)發(fā)和存儲。
2.如權(quán)利要求1所述的一種以太網(wǎng)信號處理器，其特征在于，所述可編程邏輯器件的兩端各自連接一網(wǎng)絡(luò)變壓器。
3.如權(quán)利要求1或2所述的一種以太網(wǎng)信號處理器，其特征在于，還包括接收信號處理電路，其輸入端連接網(wǎng)絡(luò)變壓器的輸出端，其輸出端連接可編程邏輯器件，用以將接收到的曼徹斯特差分信號轉(zhuǎn)換成可編程邏輯器件能夠識別的數(shù)字信號。
4.如權(quán)利要求3所述的一種以太網(wǎng)信號處理器，其特征在于，所述接收信號處理電路包括將接收到的模擬信號進(jìn)行整形后處理成數(shù)字信號的差分放大電路。
5.如權(quán)利要求1或2所述的一種以太網(wǎng)信號處理器，其特征在于，所述可編程邏輯器件具體包括控制單元、存儲器、至少一個(gè)解碼單元和編碼單元，其中解碼單元，用以將接收到以曼徹斯特編碼的數(shù)據(jù)按字節(jié)解碼成不歸零編碼NRZ碼，并將所述NRZ碼發(fā)送至存儲器中進(jìn)行保存；編碼單元，用以先從存儲器中按位讀取出待發(fā)送的數(shù)據(jù)，然后按照曼徹斯特碼進(jìn)行編碼后送出；控制單元，用以控制數(shù)據(jù)的解碼/編碼操作，并控制數(shù)據(jù)的轉(zhuǎn)發(fā)。
6.如權(quán)利要求1或2所述的一種以太網(wǎng)信號處理器，其特征在于，還包括供電芯片、網(wǎng)絡(luò)變壓器和RJ45接口，其中所述供電芯片，連接可編程邏輯器件和網(wǎng)絡(luò)變壓器，用以接收可編程邏輯器件發(fā)出的供電指令，并進(jìn)行供電測試、電壓分級以及供電保護(hù)；網(wǎng)絡(luò)變壓器，在供電芯片的控制下通過RJ45接口將工作電壓傳送出去。
7.如權(quán)利要求1所述的一種以太網(wǎng)信號處理器，其特征在于，所述可編程邏輯器件包括FPGA、CPLD及SPLD。
8.一種基于權(quán)項(xiàng)1的以太網(wǎng)信號處理方法，其特征在于，包括(1)將接收到所有信號進(jìn)行曼徹斯特解碼，進(jìn)一步包括(11)若檢測到有電平變化時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；(12)計(jì)數(shù)器中的計(jì)數(shù)值是否等于預(yù)先設(shè)定的閾值，若是，則采樣電平作為解碼數(shù)據(jù)，否則進(jìn)行步驟(12)；(2)將解碼數(shù)據(jù)按字節(jié)的形式存儲在存儲器中；(3)當(dāng)接收到控制單元發(fā)送的編碼指令后，從存儲器中讀取數(shù)據(jù)，并進(jìn)行曼徹斯特編碼后進(jìn)行發(fā)送，所述曼徹斯特編碼是以兩倍于以太網(wǎng)傳輸頻率的工作頻率進(jìn)行工作，所述編碼進(jìn)一步包括(31)第一個(gè)時(shí)間周期發(fā)送數(shù)據(jù)的反碼；(32)第二個(gè)時(shí)間周期發(fā)送數(shù)據(jù)比特值。
9.如權(quán)利要求8所述的以太網(wǎng)信號處理方法，其特征在于，還包括在發(fā)送數(shù)據(jù)之前以及接收數(shù)據(jù)之后首先進(jìn)行CRC-32校驗(yàn)。
10.如權(quán)利要求8所述的以太網(wǎng)信號處理方法，其特征在于，所述閾值為3。
全文摘要
本發(fā)明公開了一種以太網(wǎng)信號處理器及以太網(wǎng)信號處理方法，以太網(wǎng)信號處理器設(shè)置在以太網(wǎng)節(jié)點(diǎn)中，以太網(wǎng)處理器包括網(wǎng)絡(luò)變壓器、可編程邏輯器件及給可編程邏輯器件提供采樣頻率的晶振，其中網(wǎng)絡(luò)變壓器連接可編程邏輯器件，用以實(shí)現(xiàn)信號隔離和網(wǎng)絡(luò)終端功能；可編程邏輯器件用以處理以太網(wǎng)信號，包括對以太網(wǎng)信號進(jìn)行解碼和編碼，以及控制以太網(wǎng)信號的轉(zhuǎn)發(fā)和存儲。本發(fā)明開創(chuàng)了將可編程邏輯器件在以太網(wǎng)傳輸信號物理層處理領(lǐng)域的應(yīng)用，由于可編程邏輯器件的強(qiáng)大的數(shù)字信號處理能力、高速的信號處理速度以及靈活的邏輯配置功能，使得采用該可編程邏輯器件的以太網(wǎng)信號處理器能夠適應(yīng)標(biāo)準(zhǔn)眾多的工業(yè)以太網(wǎng)通訊，并且簡化了電路結(jié)構(gòu)，節(jié)省了布局空間。
文檔編號H04L12/02GK1633075SQ200510002990
公開日2005年6月29日 申請日期2005年1月27日 優(yōu)先權(quán)日2005年1月27日
發(fā)明者馮冬芹, 汪昆, 譚平, 褚健 申請人:浙江中控技術(shù)股份有限公司