用來控制一記憶裝置的方法以及記憶裝置與控制器的制造方法
【技術領域】
[0001]本發(fā)明是有涉及閃存(Flash Memory)裝置的錯誤更正能力的控制,尤指一種用來控制一記憶裝置的方法以及其相關的記憶裝置與控制器。
【背景技術】
[0002]近年來由于閃存的技術不斷地發(fā)展，各種可攜式記憶裝置(例如:符合SD/MMC、CF、MS、XD標準的記憶卡)被廣泛地實施于諸多應用中。因此，這些可攜式記憶裝置中的閃存的訪問控制遂成為相當熱門的議題。
[0003]以常用的NAND型閃存而言，其主要可區(qū)分為單階細胞(Single Level Cell, SLC)與多階細胞(Multiple Level Cell,MLC)兩大類的閃存。單階細胞閃存中的每個被當作記憶細胞(Memory Cell ;亦可稱為「記憶單元」)的晶體管只有兩種電荷值，分別用來表示邏輯值0與邏輯值1。另外，多階細胞閃存中的每個被當作記憶細胞的晶體管的儲存能力則被充分利用，是采用較高的電壓來驅動，以通過不同級別的電壓在一個晶體管中記錄多個位的信息(例如:00、01、11、10);理論上，多階細胞閃存的記錄密度可以達到單階細胞閃存的記錄密度的兩倍以上，這對于曾經(jīng)在發(fā)展過程中遇到瓶頸的NAND型閃存的相關產(chǎn)業(yè)而言，是非常好的消息。
[0004]相較于單階細胞閃存，由于多階細胞閃存的價格較便宜，并且在有限的空間里可提供較大的容量，故多階細胞閃存很快地成為市面上的可攜式記憶裝置競相采用的主流。依據(jù)現(xiàn)有技術，由于某些類型的多階細胞閃存的運作復雜，故現(xiàn)有的存儲器控制器需要配置強大的錯誤更正機制，以確保用戶數(shù)據(jù)的正確性。然而，某些問題就產(chǎn)生了。例如:因應不同的錯誤更正能力需求，不同產(chǎn)品的存儲器控制器需要不同的設計，使得相關成本(例如:時間成本與材料成本)對應地增加。又例如:相較于市場上既有的產(chǎn)品，后續(xù)推出的產(chǎn)品中的存儲器控制器需要變更設計，使得相關成本(例如:時間成本與材料成本)對應地增力口。因此，需要一種新穎的方法來加強控管閃存的數(shù)據(jù)存取，以在不產(chǎn)生副作用(例如:儲存數(shù)據(jù)錯誤)的狀況下提升整體效能。

【發(fā)明內容】

[0005]因此，本發(fā)明的一目的在于公開一種用來控制一記憶裝置的方法以及其相關的記憶裝置與控制器，以解決上述問題。
[0006]本發(fā)明的另一目的在于公開一種用來控制一記憶裝置的方法以及其相關的記憶裝置與控制器，以于不同的產(chǎn)品共享相同的控制器芯片。
[0007]本發(fā)明的另一目的在于公開一種用來控制一記憶裝置的方法以及其相關的記憶裝置與控制器，以在不更換控制器芯片的狀況下提升記憶裝置的運作效能。
[0008]本發(fā)明的至少一較佳實施例中公開一種用來控制一記憶裝置的方法，所述記憶裝置包括至少一非揮發(fā)性(Non-volatile，.)存儲器組件，每一非揮發(fā)性存儲器組件包括多個區(qū)塊(Block)，所述方法是應用于所述記憶裝置中的一控制器，所述控制器是用來控制所述至少一非揮發(fā)性存儲器組件，所述方法包括下列步驟:從所述至少一非揮發(fā)性存儲器組件中的一特定非揮發(fā)性存儲器組件的一系統(tǒng)區(qū)塊讀取一第二組錯誤更正組態(tài)參數(shù)(ErrorCorrect1n Configuring Parameter)的編碼數(shù)據(jù)，并利用所述控制器中的一低密度奇偶校驗(Low-Density Parity-Check, LDPC)引擎譯碼所述編碼數(shù)據(jù)以取得所述第二組錯誤更正組態(tài)參數(shù)，其中所述低密度奇偶校驗引擎儲存一第一組錯誤更正組態(tài)參數(shù)，以及于譯碼所述編碼數(shù)據(jù)時，所述低密度奇偶校驗引擎基于所述第一組錯誤更正組態(tài)參數(shù)進行對應于一第一低密度奇偶校驗特征矩陣的譯碼；以及將通過譯碼所述編碼數(shù)據(jù)而取得的所述第二組錯誤更正組態(tài)參數(shù)儲存于所述低密度奇偶校驗引擎中的一隨機存取存儲器，并控制所述低密度奇偶校驗引擎基于所述隨機存取存儲器中的所述第二組錯誤更正組態(tài)參數(shù)進行對應于一第二低密度奇偶校驗特征矩陣的運作，使得所述低密度奇偶校驗引擎具備對應于所述第二低密度奇偶校驗特征矩陣的編碼與譯碼能力，以供所述控制器于所述至少一非揮發(fā)性存儲器組件存取數(shù)據(jù)之用。尤其是，所述第一低密度奇偶校驗特征矩陣包括多個子矩陣(Submatrix)，而所述第一低密度奇偶校驗特征矩陣的所述多個子矩陣中的每一子矩陣是選自一預定集合的一方塊矩陣(Square Matrix)。另外，所述第二低密度奇偶校驗特征矩陣包括多個子矩陣，而所述第二低密度奇偶校驗特征矩陣的所述多個子矩陣中的每一子矩陣是選自所述預定集合的一方塊矩陣。此外，所述第二低密度奇偶校驗特征矩陣的所述多個子矩陣中的任一子矩陣的大小等于所述第一低密度奇偶校驗特征矩陣的所述多個子矩陣中的任一子矩陣的大小。再者，所述預定集合包括一零矩陣(Zero Matrix)、一單位矩陣(Identity Matrix)、以及所述單位矩陣的至少一循環(huán)位移(Cyclic-Shifted)矩陣，其中所述至少一循環(huán)位移矩陣中的任一循環(huán)位移矩陣是取自循環(huán)地位移所述單位矩陣中的全部的行向量或循環(huán)地位移所述單位矩陣中的全部的列向量。
[0009]本發(fā)明于公開上述方法的同時，亦對應地公開一種記憶裝置，包括:至少一非揮發(fā)性存儲器組件，每一非揮發(fā)性存儲器組件包括多個區(qū)塊；以及一控制器，用來控制所述至少一非揮發(fā)性存儲器組件，所述控制器包括一處理單元，以依據(jù)內嵌于所述處理單元或接收自所述處理單元之外的一程序代碼來管理所述記憶裝置。另外，所述控制器從所述至少一非揮發(fā)性存儲器組件中的一特定非揮發(fā)性存儲器組件的一系統(tǒng)區(qū)塊讀取一第二組錯誤更正組態(tài)參數(shù)的編碼數(shù)據(jù)，并利用所述控制器中的一低密度奇偶校驗引擎譯碼所述編碼數(shù)據(jù)以取得所述第二組錯誤更正組態(tài)參數(shù)，其中所述低密度奇偶校驗引擎儲存一第一組錯誤更正組態(tài)參數(shù)，以及于譯碼所述編碼數(shù)據(jù)時，所述低密度奇偶校驗引擎基于所述第一組錯誤更正組態(tài)參數(shù)進行對應于一第一低密度奇偶校驗特征矩陣的譯碼。并且，所述控制器將通過譯碼所述編碼數(shù)據(jù)而取得的所述第二組錯誤更正組態(tài)參數(shù)儲存于所述低密度奇偶校驗引擎中的一隨機存取存儲器，并控制所述低密度奇偶校驗引擎基于所述隨機存取存儲器中的所述第二組錯誤更正組態(tài)參數(shù)進行對應于一第二低密度奇偶校驗特征矩陣的運作，使得所述低密度奇偶校驗引擎具備對應于所述第二低密度奇偶校驗特征矩陣的編碼與譯碼能力，以供所述控制器于所述至少一非揮發(fā)性存儲器組件存取數(shù)據(jù)之用。尤其是，所述第一低密度奇偶校驗特征矩陣包括多個子矩陣，而所述第一低密度奇偶校驗特征矩陣的所述多個子矩陣中的每一子矩陣是選自一預定集合的一方塊矩陣。另外，所述第二低密度奇偶校驗特征矩陣包括多個子矩陣，而所述第二低密度奇偶校驗特征矩陣的所述多個子矩陣中的每一子矩陣是選自所述預定集合的一方塊矩陣。此外，所述第二低密度奇偶校驗特征矩陣的所述多個子矩陣中的任一子矩陣的大小等于所述第一低密度奇偶校驗特征矩陣的所述多個子矩陣中的任一子矩陣的大小。再者，所述預定集合包括一零矩陣、一單位矩陣、以及所述單位矩陣的至少一循環(huán)位移矩陣，其中所述至少一循環(huán)位移矩陣中的任一循環(huán)位移矩陣是取自循環(huán)地位移所述單位矩陣中的全部的行向量或循環(huán)地位移所述單位矩陣中的全部的列向量。
[0010]本發(fā)明于公開上述方法的同時，亦對應地公開一種記憶裝置的控制器，所述記憶裝置包括至少一非揮發(fā)性存儲器組件，每一非揮發(fā)性存儲器組件包括多個區(qū)塊，所述控制器包括:一低密度奇偶校驗引擎，用來為所述控制器進行錯誤更正，其中所述低密度奇偶校驗引擎包括硬件電路；以及一處理單元，耦接至所述低密度奇偶校驗引擎，用來依據(jù)內嵌于所述處理單元或接收自所述處理單元之外的一程序代碼來管理所述記憶裝置。另外，所述控制器從所述至少一非揮發(fā)性存儲器組件中的一特定非揮發(fā)性存儲器組件的一系統(tǒng)區(qū)塊讀取一第二組錯誤更正組態(tài)參數(shù)的編碼數(shù)據(jù)，并利用所述控制器中的一低密度奇偶校驗引擎譯碼所述編碼數(shù)據(jù)以取得所述第二組錯誤更正組態(tài)參數(shù)，其中所述低密度奇偶校驗引擎儲存一第一組錯誤更正組態(tài)參數(shù)，以及于譯碼所述編碼數(shù)據(jù)時，所述低密度奇偶校驗引擎基于所述第一組錯誤更正組態(tài)參數(shù)進行對應于一第一低密度奇偶校驗特征矩陣的譯碼。并且，所述控制器將通過譯碼所述編碼數(shù)據(jù)而取得的所述第二組錯誤更正組態(tài)參數(shù)儲存于所述低密度奇偶校驗引擎中的一隨機存取存儲器，并控制所述低密度奇偶校驗引擎基于所述隨機存取存儲器中的所述第二組錯誤更正組態(tài)參數(shù)進行對應于一第二低密度奇偶校驗特征矩陣的運作，使得所述低密度奇偶校驗引擎具備對應于所述第二低密度奇偶校驗特征矩陣的編碼與譯碼能力，以供所述控制器于所述至少一非揮發(fā)性存儲器組件存取數(shù)據(jù)之用。尤其是，所述第一低密度奇偶校驗特征矩陣包括多個子矩陣，而所述第一低密度奇偶校驗特征矩陣的所述多個子矩陣中的每一子矩陣是選自一預定集合的一方塊矩陣。另外，所述第二低密度奇偶校驗特征矩陣包括多個子矩陣，而所述第二低密度奇偶校驗特征矩陣的所述多個子矩陣中的每一子矩陣是選自所述預定集合的一方塊矩陣。此外，所述第二低密度奇偶校驗特征矩陣的所述多個子矩陣中的任一子矩陣的大小等于所述第一低密度奇偶校驗特征矩陣的所述多個子矩陣中的任一子矩陣的大小。再者，所述預定集合包括一零矩陣、一單位矩陣、以及所述單位矩陣的至少一循環(huán)位移矩陣，其中所述至少一循環(huán)位移矩陣中的任一循環(huán)位移矩陣是取自循環(huán)地位移所述單位矩陣中的全部的行向量或循環(huán)地位移所述單位矩陣中的全部的列向量。
[0011]本發(fā)明于公開上述方法的同時，亦對應地公開一種用來控制一記憶裝置的方法，所述記憶裝置包括至少一非揮發(fā)性存儲器組件，每一非揮發(fā)性存儲器組件包括多個區(qū)塊，所述方法是應用于一初始化(Initializat1n)裝置以通過利用所述記憶裝置中的一控制器來對所述記憶裝置進行初始化，所述控制器是用來控制所述至少一非揮發(fā)性存儲器組件，所述方法包括下列步驟:將一第二組錯誤更正組態(tài)參數(shù)的編碼數(shù)據(jù)寫入所述至少一非揮發(fā)性存儲器組件中的一特定非揮發(fā)性存儲器組件的一系統(tǒng)區(qū)塊，其中所述編碼數(shù)據(jù)是通過對所述第二組錯誤更正組態(tài)參數(shù)進行基于一