專利名稱：時序模擬系統(tǒng)及其方法
技術領域：
本發(fā)明是有關于一種時序模擬系統(tǒng)及其方法，特別是對一種處理單元及周邊設備交換信息的內部電路進行模擬，以進一步增加處理單元及周邊設備交換信息的端口及減少耗電。
背景技術：
手機上設有1 接口的有很多，但微程序控制器(Microprogram Control Unit, MCU)自帶的專用1 接口非常有限，因此普遍利用2個推挽式的IO 口來模擬1 接口，再通過軟件模擬1 時序，但傳統(tǒng)的軟件模擬方法存在一定的問題，主要是在漏電產生的相當大的漏電流將引起電源的抖動，而且傳統(tǒng)1 功耗較高。對于推挽式的IO 口，其結構如圖1，IO 口由方向位TRIS確定是輸入還是輸出，圖中的TRIS緩存為方向控制。如果設置TRIS = 1，端口配置為輸入，內部總線總可以讀取到引腳上的電平，如果設置TRIS = 0，端口配置為輸出，如果要輸出為1，則圖中的PMOS管導通，NMOS管截止，如果要輸出為0，則圖中的NMOS管導通，PMOS管截止。我們常用的I2C總線是主從式總線，由時鐘線SCL和雙向數(shù)據線SDA所組成，時鐘線是由主設備發(fā)送，從設備接收；數(shù)據線是雙向的，在主設備向從設備寫數(shù)據時，由主設備發(fā)送，從設備接收，在主設備向從設備讀數(shù)據時，由從設備發(fā)送，主設備接收，如圖2所示。問題發(fā)生在主設備向從設備讀數(shù)據時，如圖3所示波形中間位置，數(shù)據線上會存在大電流的路徑，大電流的路徑如圖4所示。傳統(tǒng)模擬方法發(fā)生漏電的原因根據1 協(xié)定，器件位址的最后一位為1，表示后面的數(shù)據是主設備向從設備讀取數(shù)據，數(shù)據方向為從設備向主設備。在發(fā)送R/W= 1時，由圖1知道，此時主設備的推挽式的IO 口方向位輸出高，PMOS導通，而從設備的IO 口方向位為輸入，接收設備位址和R/W位。接下來，從設備在收到了設備位址和R/W = 1后，會發(fā)送一個應答給主設備，告訴主設備已經正確的接收到了當前的地址和R/W位，這個應答是以低電平的形式給出的。因為I2C時序規(guī)定在發(fā)送數(shù)據時，數(shù)據線的跳變只可以發(fā)生在時鐘線為低時，在模擬I2C時序時，R/W = 1要保持到時鐘線拉低，就在時鐘線拉低的時候，主設備還是在輸出R/W = 1的狀態(tài)，但是因為時鐘線拉低了，從設備會將應答發(fā)送出來，應答的發(fā)送時從設備的IO 口的N管導通，此時，就存在了從主設備的VDD電源經過主設備的PMOS 到從設備的NMOS然后到地的漏電，因為數(shù)字電路的CMOS器件都是工作在開關狀態(tài)，所以 PMOS和NMOS的導通電阻很小，因此這個漏電產生的漏電流還是相當大的，可能達到幾十毫安培，并且此時總線的電平會出現(xiàn)一個臺階，臺階的電壓為主設備PMOS和從設備NMOS的分壓。同時漏電流的出現(xiàn)引起電源的抖動會影響VDD電源，如果別的設備也共用了這個電源， 電源的抖動就可能存在問題。接下來，主設備會配置10 口數(shù)據線為輸入，就將這個漏電流通路斷開了，因而這個臺階電壓就消失了。因為存在上面的問題，所以我們設計了一種新的1 模擬時序，克服了上面出現(xiàn)的問題。

發(fā)明內容
因為上述已知技術存在的問題，本發(fā)明的目的就是在提供一種時序模擬系統(tǒng)及其方法，以解決已知技術模擬1 漏電所造成高功率消耗的問題。根據本發(fā)明的目的，提出一種時序模擬系統(tǒng)，其包含一處理單元、一第一通訊單元、一信號傳輸單元、一第二通訊單元及一電源。處理單元產生一第一方向設定信號及一第一數(shù)字信號。第一通訊單元連接處理單元且根據方向設定信號輸出第一數(shù)字信號。信號傳輸單元連接第一通訊單元，且信號傳輸單元提供一序列數(shù)據通道，以傳輸?shù)谝粩?shù)字信號。第二通訊單元系連接信號傳輸單元以接收第一數(shù)字信號，并根據第一數(shù)字信號產生一第二數(shù)字信號，回傳至處理單元，使序列數(shù)據通道由高電位切換至低電位。電源系連接該序列數(shù)據通道，當序列數(shù)據通道切換至低電位時，處理單元輸出一第二方向設定信號至第一通訊單元，電源產生一第一電流與一第二電流，且經由一負載降低第一電流與第二電流之電流量， 并分別經由序列數(shù)據通道至第一通訊單元及第二通訊單元。較佳地，處理單元根據第二方向設定信號，并透過第一通訊單元之一方向設定暫存器，以控制第一通訊單元為一輸出狀態(tài)或一輸入狀態(tài)。較佳地，負載為一高阻抗負載。較佳地，第二通訊單元更包含多個晶體管，多個晶體管中之第一晶體管為一推挽式電路之N型晶體管。較佳地，時序模擬系統(tǒng)適用于一內部整合電路anter-htegrated Circuit, I2C)。較佳地，信號傳輸單元系為一串列通訊總線。較佳地，第一通訊單元傳輸一時脈信號至信號傳輸單元之一時脈通道，時脈通道系為單向傳輸。根據本發(fā)明之目的，再提出一種時序模擬方法，適用于本發(fā)明所述的時序模擬系統(tǒng)。首先，由處理單元輸出第一方向設定信號與第一數(shù)字信號，以控制第一通訊單元根據第一方向設定信號輸出第一數(shù)字信號。通過序列數(shù)據通道傳輸?shù)谝粩?shù)字信號至第二通訊單元。通過第二通訊單元根據第一數(shù)字信號以產生低電位的第二數(shù)字信號，且經由該序列數(shù)據通道回傳至處理單元，并將序列數(shù)據通道由高電位切換至低電位。由處理單元輸出第二方向設定信號，以控制第一通訊單元從輸出狀態(tài)切換至輸入狀態(tài)。由電源產生一第一電流與一第二電流，且經由一負載降低第一電流與第二電流的電流量，并分別經由序列數(shù)據通道至第一通訊單元及該第二通訊單元。較佳地，當處理單元發(fā)送高電位的第二方向設定信號至第一通訊單元的方向設定暫存器，調整方向設定暫存器輸出為高電位，并將第一通訊單元由輸出狀態(tài)切換成輸入狀態(tài)。且通過電源根據輸入狀態(tài)傳送第一電流至第一通訊單元。較佳地，第二通訊單元包含多個晶體管，該些晶體管其中的一第一晶體管為一推挽式電路的N型晶體管。當推挽式電路的N型晶體管導通時，推挽式電路的N型晶體管輸出低電位的第二數(shù)字信號。較佳地，當推挽式電路的N型晶體管接地時，序列數(shù)據通道為低電位，電源通過高阻抗負載傳送第二電流經序列通道至第二通訊單元。
較佳地，通過第一通訊單元輸出低電位的時脈信號，以拉低時脈通道的電位，并通過第一通訊單元輸出高電位的時脈信號，以拉高時脈通道的電位。較佳地，當序列數(shù)據通道由高電位切換到低電位，且時脈通道為高電位時，第一通
訊單元傳輸?shù)谝粩?shù)字信號。較佳地，當序列數(shù)據通道由低電位切換到高電位，且時脈通道為高電位時，第一通
訊單元停止傳輸?shù)谝粩?shù)字信號。較佳地，當時脈通道為低電位時，序列數(shù)據通道根據第一數(shù)字信號改變電位的高低。承上所述，本發(fā)明的時序模擬系統(tǒng)及其方法，其可具有一或多個下述優(yōu)點此時序模擬系統(tǒng)及其方法是在I2C總線上增加一高阻抗電阻并拉到電源。在需要端口輸出為1時，只要將端口配置為輸入，即可與將端口設置為輸出1的效果相同，但不影響數(shù)據的正確讀取，且不存在大電流路徑，僅存在IOK電阻上的漏電，而此漏電量非常微弱，可有效降低功率的消耗。


圖1為已知技術的第一示意圖；圖2為已知技術的第二示意圖；圖3為已知技術的第三示意圖；圖4為已知技術的第四示意圖；圖5為本發(fā)明的時序模擬系統(tǒng)的框圖；圖6為本發(fā)明的時序模擬方法的流程圖；以及圖7為本發(fā)明的時序模擬系統(tǒng)的實施例的示意圖。圖中1:時序模擬系統(tǒng)；11:處理單元；12 第一通訊單元；13 信號傳輸單元；14 第二通訊單元；15:電源；151:負載；以及S61-S65 步驟
具體實施例方式以下將參照相關圖式，說明依本發(fā)明的時序模擬系統(tǒng)及其方法的實施例，為使便于理解，下述實施例中的相同元件以相同的符號標示來說明。圖5為本發(fā)明的時序模擬系統(tǒng)的方塊框圖。圖中，時序模擬系統(tǒng)1包含處理單元 11、第一通訊單元12、信號傳輸單元13、第二通訊單元14及電源15。處理單元11用于產生第一方向設定信號及第一數(shù)字信號。第一通訊單元12連接處理單元11且根據第一方向設定信號輸出第一數(shù)字信號。信號傳輸單元13連接第一通訊單元12，且信號傳輸單元13提供一序列數(shù)據通道，以傳輸?shù)谝粩?shù)字信號。第二通訊單元14連接信號傳輸單元13以接收第一數(shù)字信號，并根據第一數(shù)字信號產生第二數(shù)字信號，回傳至處理單元11，使序列數(shù)據通道由高電位切換至低電位。電源15連接該序列數(shù)據通道，當序列數(shù)據通道切換至低電位時，處理單元11輸出一第二方向設定信號至第一通訊單元12，電源15產生第一電流與第二電流，且經由負載151降低第一電流與第二電流的電流量，該第一電流與第二電流分別經由序列數(shù)據通道傳送至第一通訊單元12及第二通訊單元14。本發(fā)明所述的時序模擬系統(tǒng)1是應用于模擬一內部整合電路(1 )，信號傳輸單元 13則為串列通訊總線。在本發(fā)明中，處理單元11根據第二方向設定信號，并通過第一通訊單元12的一方向設定暫存器控制第一通訊單元12為輸出狀態(tài)或輸入狀態(tài)。第二通訊單元14更包含了多個晶體管，多個晶體管中的一第一晶體管為推挽式電路的N型晶體管。第一通訊單元12傳輸一時脈信號至信號傳輸單元的時脈通道，時脈通道為單向傳輸。而上述中所提及的負載 151為高阻抗負載。圖6為本發(fā)明的時序模擬方法的流程圖。其步驟為S61 由處理單元輸出第一方向設定信號與第一數(shù)字信號，以控制第一通訊單元根據第一方向設定信號輸出第一數(shù)字信號；S62 通過序列數(shù)據通道傳輸?shù)谝粩?shù)字信號至第二通訊單元；S63 通過第二通訊單元根據第一數(shù)字信號以產生低電位的第二數(shù)字信號，且經由序列數(shù)據通道回傳至處理單元，并將序列數(shù)據通道由高電位切換至低電位；S64 由處理單元輸出第二方向設定信號，以控制第一通訊單元從輸出狀態(tài)切換至輸入狀態(tài)；S65 經由電源產生第一電流與第二電流，且經由一負載降低第一電流與第二電流的電流量，該第一電流與第二電流分別經由序列數(shù)據通道傳送至第一通訊單元及第二通訊單元。本發(fā)明所述的時序模擬方法，其中當處理單元發(fā)送高電位的第二方向設定信號至第一通訊單元的方向設定暫存器，調整方向設定暫存器輸出為高電位，并將第一通訊單元由輸出狀態(tài)切換成輸入狀態(tài)，且根據該輸入狀態(tài)將第一電流傳送至該第一通訊單元。本發(fā)明所述的時序模擬方法，其中第二通訊單元包含多個晶體管，該多個晶體管中的一第一晶體管為推挽式電路的N型晶體管。當推挽式電路的N型晶體管導通時，推挽式電路的N型晶體管輸出低電位的第二數(shù)字信號。當推挽式電路的N型晶體管接地時，序列數(shù)據通道為低電位，電源通過高阻抗負載將第二電流經序列通道傳送至第二通訊單元。本發(fā)明所述的時序模擬方法，其中通過第一通訊單元輸出低電位的時脈信號，以拉低時脈通道的電位，且通過第一通訊單元輸出高電位的時脈信號，以拉高時脈通道的電位。本發(fā)明所述的時序模擬方法，其中當序列數(shù)據通道由低電位切換到高電位，且時脈通道為高電位時，第一通訊單元停止傳輸?shù)谝粩?shù)字信號。本發(fā)明所述的時序模擬方法，其中當時脈通道為低電位時，序列數(shù)據通道根據第一數(shù)字信號改變電位的高低。圖7為本發(fā)明的時序模擬系統(tǒng)的實施例的示意圖，并請對照圖4及圖5。圖5中， 各個框圖所述的各個單元，其內部結構如圖7所示。而從圖4與圖7的圖示可得知本發(fā)明與已知技術最主要的差別是在I2C總線上增加一個高阻抗電阻(10ΚΩ)，再將此電阻拉至 VDD，此電阻即為本發(fā)明所述的負載151，VDD即為本發(fā)明所述的電源15。且本發(fā)明與已知技術在用軟件模擬I2C時序上的不同點在于本發(fā)明是在需要端口輸出為1的時候，將端口配置為輸入，而因為本發(fā)明所設置的高阻抗電阻，1 總線的電平為高，如此一來會與將端口設置為輸出1的效果相同，且不影響數(shù)據的讀取，而且不會存在已知技術漏電時產生的大電流路徑，僅存在高阻抗電阻上的漏電，而此漏電的電量非常的微弱。表1列出了本發(fā)明與已知技術在軟件模擬I2C時序上的差別。表1中的時鐘線 (SCL)即為本發(fā)明所述的時脈通道，雙向數(shù)據線(SDA)則為本發(fā)明所述的序列數(shù)據通道。表 1
已知技術的I2C模擬時序本發(fā)明的I2C模擬時序
>初始化> 初始化
■ SCL設置為輸出，輸出為■ SCL設置為輸入，輸出為
1O
權利要求
1.一種時序模擬系統(tǒng)，其特征在于包含處理單元，用于產生第一方向設定信號及第一數(shù)字信號；第一通訊單元，連接所述處理單元，所述第一通訊單元根據所述第一方向設定信號輸出所述第一數(shù)字信號；信號傳輸單元，連接所述第一通訊單元，所述信號傳輸單元提供一序列數(shù)據通道，以傳輸所述第一數(shù)字信號；第二通訊單元，連接所述信號傳輸單元，所述第二通訊單元接收所述第一數(shù)字信號，并根據該第一數(shù)字信號產生第二數(shù)字信號，回傳至所述處理單元，使所述序列數(shù)據通道由高電位切換至低電位；以及電源，連接所述序列數(shù)據通道，當所述序列數(shù)據通道切換至低電位時，所述處理單元輸出一第二方向設定信號至所述第一通訊單元，所述電源產生第一電流與第二電流，且通過設置一個負載降低所述第一電流與第二電流的電流量，所述第一電流與第二電流分別經所述序列數(shù)據通道傳送至所述第一通訊單元及第二通訊單元。
2.如權利要求1所述的時序模擬系統(tǒng)，其特征在于所述處理單元根據所述第二方向設定信號，并通過所述第一通訊單元的一方向設定暫存器控制所述第一通訊單元為輸出狀態(tài)或輸入狀態(tài)。
3.如權利要求1所述的時序模擬系統(tǒng)，其特征在于所述負載為高阻抗負載。
4.如權利要求1所述的時序模擬系統(tǒng)，其特征在于所述第二通訊單元包含多個晶體管，所述多個晶體管中的一第一晶體管為推挽式電路的N型晶體管。
5.如權利要求1所述的時序模擬系統(tǒng)，其特征在于所述時序模擬系統(tǒng)適用于內部整合電路。
6.如權利要求1所述的時序模擬系統(tǒng)，其特征在于所述信號傳輸單元為串列通訊總線。
7.如權利要求1所述的時序模擬系統(tǒng)，其特征在于所述第一通訊單元傳輸一時脈信號至所述信號傳輸單元的時脈通道，所述時脈通道為單向傳輸。
8.一種時序模擬方法，適用于一種如權利要求1-7所述的時序模擬系統(tǒng)，該方法包含下列步驟使所述處理單元輸出所述第一方向設定信號與所述第一數(shù)字信號，并控制所述第一通訊單元根據所述第一方向設定信號輸出所述第一數(shù)字信號；將所述第一數(shù)字信號通過所述序列數(shù)據通道傳輸至所述第二通訊單元； 所述第二通訊單元接收到所述第一數(shù)字信號后，根據所述第一數(shù)字信號產生低電位的所述第二數(shù)字信號，且經所述序列數(shù)據通道回傳至所述處理單元，并將所述序列數(shù)據通道由高電位切換至低電位；由所述處理單元輸出所述第二方向設定信號，以控制所述第一通訊單元從所述輸出狀態(tài)切換至所述輸入狀態(tài)；以及使所述電源產生第一電流與第二電流，且通過一個負載降低所述第一電流與第二電流的電流量，然后將所述第一電流與第二電流分別經所述序列數(shù)據通道傳送至所述第一通訊單元及第二通訊單元。
9.如權利要求8所述的時序模擬方法，其特征在于更包含下列步驟當所述處理單元發(fā)送高電位的所述第二方向設定信號至所述第一通訊單元的所述方向設定暫存器時，調整所述方向設定暫存器輸出為高電位，并將所述第一通訊單元由所述輸出狀態(tài)切換成輸入狀態(tài)；以及使所述電源根據所述輸入狀態(tài)傳送所述第一電流至所述第一通訊單元。
10.如權利要求8所述的時序模擬方法，其特征在于更包含下列步驟當所述推挽式電路的N型晶體管導通時，使所述推挽式電路的N型晶體管輸出低電位的所述第二數(shù)字信號。
11.如權利要求8所述的時序模擬方法，其特征在于更包含下列步驟當所述推挽式電路的N型晶體管接地時，所述序列數(shù)據通道切換為低電位，所述電源將所述第二電流由所述序列通道經過所述負載傳送至所述第二通訊單元。
12.如權利要求8所述的時序模擬方法，其特征在于更包含下列步驟使所述第一通訊單元輸出低電位的所述時脈信號，以拉低所述時脈通道的電位；以及使所述第一通訊單元輸出高電位的所述時脈信號，以拉高所述時脈通道的電位。
13.如權利要求8所述的時序模擬方法，其特征在于更包含下列步驟當所述序列數(shù)據通道由高電位切換到低電位，且所述時脈通道為高電位時，使所述第一通訊單元傳輸所述第一數(shù)字信號。
14.如權利要求8所述的時序模擬方法，其特征在于更包含下列步驟當所述序列數(shù)據通道由低電位切換到高電位，且所述時脈通道為高電位時，使所述第一通訊單元停止傳輸所述第一數(shù)字信號。
15.如權利要求8所述的時序模擬方法，其特征在于更包含下列步驟當所述時脈通道為低電位時，使所述序列數(shù)據通道根據所述第一數(shù)字信號改變電位的尚低。
全文摘要
本發(fā)明公開一種時序模擬系統(tǒng)及其方法，此時序模擬系統(tǒng)是應用于模擬內部整合電路，此系統(tǒng)包含處理單元、第一通訊單元、第二通訊單元、信號傳輸單元及電源。本發(fā)明是在I2C總線上設置一個高阻抗負載再連到電源，并利用軟件模擬I2C的時序，可改善模擬I2C漏電的問題，以降低功率的消耗。
文檔編號G06F13/38GK102541783SQ20101055186
公開日2012年7月4日 申請日期2010年11月19日 優(yōu)先權日2010年11月19日
發(fā)明者顧建良, 顧瞻 申請人:惠州Tcl移動通信有限公司